电子管芯制造方法技术

本发明专利技术涉及一种电子管芯制造方法，包括：a)在半导体衬底的第一表面侧上沉积电绝缘树脂层，电绝缘树脂层的内部和顶部已经预先形成了多个集成电路，半导体衬底在与第一表面相对的第二表面上支撑接触焊盘；以及b)在半导体衬底的第二表面侧上形成第一沟槽，该第一沟槽将集成电路彼此电隔离，第一沟槽在半导体衬底中垂直延伸并伸出到树脂层中或在树脂层的顶部。垂直延伸并伸出到树脂层中或在树脂层的顶部。垂直延伸并伸出到树脂层中或在树脂层的顶部。

【技术实现步骤摘要】
电子管芯制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年7月16日提交的名为“电子管芯制造方法(ELECTRONIC DIE MANUFACTURING METHOD)”的法国专利申请号为FR2107694的优先权，在法律允许的最大范围内通过引用将该专利申请合并于此。


[0003]本公开总体上涉及半导体电子管芯的制造。

技术介绍

[0004]通常，一种制造电子管芯的方法可以包括最后的电测试步骤，在此期间，借助于电连接到电子测试设备的金属测试垫，将电测试信号施加到管芯连接金属层。
[0005]希望至少部分地改进已知的电子管芯制造方法的某些方面。

技术实现思路

[0006]一个实施例提供了一种电子管芯制造方法，包括：
[0007]步骤a)，在半导体衬底的第一表面侧上沉积电绝缘树脂层，电绝缘树脂层的内部和顶部已经预先形成了多个集成电路，半导体衬底在与第一表面相对的第二表面上支撑接触焊盘；以及
[0008]步骤b)，在半导体衬底的第二表面侧上形成第一沟槽，将集成电路彼此本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子管芯制造方法，包括：在半导体衬底的第一表面上沉积电绝缘层，所述半导体衬底包括多个集成电路和耦合到所述多个集成电路的接触焊盘，所述接触焊盘位于所述半导体衬底的与所述第一表面相对的第二表面上；以及在所述半导体衬底的所述第二表面上形成第一沟槽，所述第一沟槽将所述多个集成电路彼此电隔离，所述第一沟槽从所述第二表面延伸到所述半导体衬底中，并且所述第一沟槽到达所述电绝缘层或延伸到所述电绝缘层中。2.根据权利要求1所述的方法，包括：在形成所述第一沟槽之后，将所述半导体衬底切割成单独的半导体管芯。3.根据权利要求2所述的方法，其中切割所述半导体衬底包括：在所述第一沟槽中形成第二沟槽。4.根据权利要求2所述的方法，其中切割所述半导体衬底包括：减薄所述电绝缘层。5.根据权利要求2所述的方法，包括：在切割所述半导体衬底之前和在形成所述第一沟槽之后，对所述多个集成电路进行电测试。6.根据权利要求1所述的方法，其中所述第一沟槽均延伸跨越所述第一表面和所述第二表面之间的所述半导体衬底的整个厚度。7.根据权利要求1所述的方法，包括：在沉积所述电绝缘层之后和在形成所述第一沟槽之前，在所述多个集成电路之间形成第三沟槽，所述第三沟槽从所述半导体衬底的所述第一表面延伸到所述第一表面和所述第二表面之间的所述半导体衬底的厚度的一部分。8.根据权利要求7所述的方法，其中所述第三沟槽均在所述半导体衬底中向下延伸到在所述第一表面和所述第二表面之间的所述半导体衬底的厚度的30％至75％范围内的深度。9.根据权利要求7所述的方法，其中所述第三沟槽均具有大于所述第一沟槽中的每个第一沟槽的宽度。10.根据权利要求1所述的方法，其中所述半导体衬底的厚度在50μm至500μm的范围内。11.根据权利要求10所述的方法，其中所述半导体衬底的厚度在50μm至130μm的范围内。12.一种方法，包括：在半导体衬底的第...

【专利技术属性】
技术研发人员：O，
申请(专利权)人：意法半导体图尔公司，
类型：发明
国别省市：