嵌入式无引线键合的封装方法及封装结构技术

本发明专利技术提供一种嵌入式无引线键合的封装方法及封装结构，所述封装方法包括：提供绝缘基板，在绝缘基板的上表面与下表面分别形成上导电图案与下导电图案，绝缘基板内还形成有贯穿绝缘基板的通孔与凹槽，通孔与凹槽均暴露出下导电图案，且通孔与凹槽的侧壁顶部均形成有上导电图案；将芯片嵌入凹槽内，芯片的底部与下导电图案相连接；形成导电盖板，导电盖板填满凹槽与通孔，并覆盖凹槽与通孔侧壁顶部的上导电图案；芯片的顶部与导电盖板以及上导电图案相连接；通孔内的导电盖板作为导电通道实现相邻芯片之间的电气互连。本发明专利技术提供的封装方法，无引线键合，消除了因键合线工艺产生的疲劳效应，提高了封装的可靠性。提高了封装的可靠性。提高了封装的可靠性。

【技术实现步骤摘要】
嵌入式无引线键合的封装方法及封装结构


[0001]本专利技术涉及半导体
，特别涉及一种嵌入式无引线键合的封装方法及封装结构。

技术介绍

[0002]现有的芯片封装技术是将芯片与基板的上导电层通过表面贴装的方式连接，芯片与芯片之间通过引线键合的方式连接，芯片上表面也通过引线键合的方式与上导电层连接。
[0003]然而，在热机械应力的冲击下，键合线必然会产生疲劳现象，例如出现键合线根部断裂和键合线根部脱落的问题，从而导致键合线失效。在大电流的功率模块中，一般会使用多根键合线来分担电流，单根键合线的失效会造成其他并联的键合线承受更大的电流。根据功率的计算公式P＝I2R，其他键合线上的损耗也会随之增加，导致更大的热机械应力，从而导致其他键合线也随之失效。并且，键合线疲劳的另一个失效后果就是随着接触电阻和损耗的增加，会导致芯片过热而失效。

技术实现思路

[0004]本专利技术的目的在于提供一种嵌入式无引线键合的封装方法及封装结构，采用无引线键合，消除了因为键合线工艺产生的疲劳失效，提高了封装的可靠性。
[0005]为解决上述技术问题，本专利技术提供一种嵌入式无引线键合的封装方法，包括以下步骤：
[0006]提供绝缘基板，在所述绝缘基板的上表面与下表面分别形成多个上导电图案与多个下导电图案，并且所述绝缘基板内还形成有贯穿所述绝缘基板的多个通孔与多个凹槽，所述通孔与所述凹槽均暴露出所述下导电图案，且所述通孔与所述凹槽的侧壁顶部均形成有所述上导电图案；
[0007]将芯片嵌入所述凹槽内，所述芯片的底部与所述下导电图案相连接；以及
[0008]形成导电盖板，所述导电盖板填满所述凹槽与所述通孔，并覆盖所述凹槽与所述通孔侧壁顶部的所述上导电图案；所述芯片的顶部与所述导电盖板以及所述上导电图案相连接；所述所述通孔内的所述导电盖板作为导电通道实现相邻所述芯片之间的电气互连。
[0009]可选的，将所述芯片嵌入所述凹槽内，所述芯片的正面与所述下导电图案相连接，所述芯片的背面与所述导电盖板以及所述上导电图案相连接。
[0010]可选的，所述芯片的正面与所述下导电图案的连接方式包括焊接、烧结或压接；所述芯片的背面与所述导电盖板的连接方式包括焊接、烧结或压接。
[0011]可选的，在所述芯片的正面与所述下导电图案之间设置有第一焊料层；或/和，在所述芯片的背面与所述导电盖板之间设置有第二焊料层。
[0012]可选的，所述芯片的正面设置有源极与栅极，所述源极与所述栅极连接至不同的所述下导电图案。
[0013]可选的，所述凹槽的部分底部保留有所述绝缘基板，保留的所述绝缘基板用于隔离所述芯片的源极与栅极。
[0014]可选的，所述芯片的背面设置有漏极，不同的所述芯片的漏极连接的所述导电盖板彼此隔离。
[0015]可选的，所述导电通道位于相邻所述芯片之间，相邻的所述芯片，其中一个芯片的所述源极通过所述导电通道与另一个芯片的所述漏极相连接。
[0016]相应的，本专利技术还提供一种嵌入式无引线键合的封装结构，所述封装结构包括：
[0017]绝缘基板，所述绝缘基板内形成有贯穿所述绝缘基板的多个通孔和多个凹槽；
[0018]位于所述绝缘基板上表面的多个上导电图案，所述通孔与所述凹槽的侧壁顶部均形成有所述上导电图案；
[0019]位于所述绝缘基板下表面的多个下导电图案，且所述通孔与所述凹槽的底部均设置有所述下导电图案；
[0020]芯片，嵌于所述凹槽内，所述芯片的底部与所述下导电图案相连接；
[0021]导电盖板，覆盖所述芯片的顶部以及所述凹槽与所述通孔侧壁顶部的所述上导电图案；以及
[0022]导电通道，位于所述通孔内，以连接相邻的所述芯片。
[0023]可选的，所述芯片的正面与所述下导电图案相连接，所述芯片的背面与所述导电盖板以及所述上导电图案相连接。
[0024]综上所述，本专利技术提供的嵌入式无引线键合的封装方法及封装结构中，首先在绝缘基板的上表面与下表面分别形成多个上导电图案与多个下导电图案，并且所述绝缘基板内还形成有贯穿所述绝缘基板的多个通孔与多个凹槽，所述通孔与所述凹槽均暴露出所述下导电图案，且所述通孔与所述凹槽的侧壁顶部均形成有所述上导电图案；接着将芯片嵌入所述凹槽内，所述芯片的底部与所述下导电图案相连接；之后形成导电盖板，所述导电盖板填满所述凹槽与所述通孔，并覆盖所述凹槽与所述通孔侧壁顶部的所述上导电图案；所述芯片的顶部与所述导电盖板以及所述上导电图案相连接；所述通孔内的所述导电盖板作为导电通道实现相邻所述芯片之间的电气互连。本专利技术提供的嵌入式无引线键合的封装方法，无引线键合，消除了因键合线工艺产生的疲劳效应，提高了封装的可靠性。
[0025]无需引线键合，能够消除键合线引入的杂散电感，减小震荡，减小电压尖峰，降低电磁干扰，降低芯片开关损耗。另外，由于相邻芯片仅通过导电通道实现电气互连，芯片间的互连通道变短，芯片与功率端子间的互连通道也变短，从而减小了电感、电阻以及电容，减小了信号延迟，具有较好的高频率特性。同时，由于无需键合线，由此减小了封装结构的尺寸。并且，由于封装结构中绝缘基板的上下表面都具有导电图案，增加了封装结构的散热能力。
附图说明
[0026]本领域的普通技术人员将会理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：
[0027]图1是本专利技术一实施例提供的嵌入式无引线键合的封装方法的流程图。
[0028]图2至图6是本专利技术一实施例提供的嵌入式无引线键合的封装方法的各步骤结构
示意图。
[0029]附图中：
[0030]10
‑
绝缘基板；11
‑
上导电图案；12
‑
下导电图案；13
‑
通孔；14
‑
凹槽；15
‑
第一焊料层；16
‑
芯片；17
‑
第二焊料层；18
‑
导电盖板；19
‑
导电通道。
具体实施方式
[0031]为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0032]如在本专利技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种嵌入式无引线键合的封装方法，其特征在于，包括以下步骤：提供绝缘基板，在所述绝缘基板的上表面与下表面分别形成多个上导电图案与多个下导电图案，并且所述绝缘基板内还形成有贯穿所述绝缘基板的多个通孔与多个凹槽，所述通孔与所述凹槽均暴露出所述下导电图案，且所述通孔与所述凹槽的侧壁顶部均形成有所述上导电图案；将芯片嵌入所述凹槽内，所述芯片的底部与所述下导电图案相连接；以及形成导电盖板，所述导电盖板填满所述凹槽与所述通孔，并覆盖所述凹槽与所述通孔侧壁顶部的所述上导电图案；所述芯片的顶部与所述导电盖板以及所述上导电图案相连接；所述通孔内的所述导电盖板作为导电通道实现相邻所述芯片之间的电气互连。2.根据权利要求1所述的嵌入式无引线键合的封装方法，其特征在于，将所述芯片嵌入所述凹槽内，所述芯片的正面与所述下导电图案相连接，所述芯片的背面与所述导电盖板以及所述上导电图案相连接。3.根据权利要求2所述的嵌入式无引线键合的封装方法，其特征在于，所述芯片的正面与所述下导电图案的连接方式包括焊接、烧结或压接；所述芯片的背面与所述导电盖板的连接方式包括焊接、烧结或压接。4.根据权利要求3所述的嵌入式无引线键合的封装方法，其特征在于，在所述芯片的正面与所述下导电图案之间设置有第一焊料层；或/和，在所述芯片的背面与所述导电盖板之间设置有第二焊料层。5.根据权利要求2所述的嵌入式无引线键合的封装方法，其特征在于，所述芯片的...

【专利技术属性】
技术研发人员：陶甄宇，
申请(专利权)人：吉光半导体绍兴有限公司，
类型：发明
国别省市：