像素运算装置制造方法及图纸

本发明专利技术为进行用于实现垂直方向缩小的过滤处理的像素运算装置，具有对压缩视频数据进行解码的解码部４０１；保存解码后帧数据的帧存储器４０２；通过对帧数据进行垂直过滤处理以实现垂直方向缩小的过滤部４０３；保存作为所述垂直过滤部输出的垂直方向缩小图像的缓冲存储器４０４；根据解码装置中帧数据的解码状态和过滤装置的帧数据的过滤状态，对过滤装置加以控制以免过滤装置发生过载运行及欠载运行的控制部４０６。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及包含用以恢复图像的过滤电路的像素运算装置。现有技术近几年来，数字影像设备的技术迅速发展，具有活动图像的压缩处理/展开处理、恢复等功能的所谓的媒体处理器已步入实用化阶段。图像的恢复经常要用到FIR(finite impulse response)过滤器。图1所示为用现有技术进行FIR过滤处理的电路例的框图。该图中是一个分支数为7、系数对称的FIR过滤器。该图中，从数据输入端子1001按时间序列输入的数据按照延迟器1002、1003、1004、1005、1006、1007的顺序被依次传送。在过滤系数对称的情况下，也就是说与数据输入端子的输入以及各延迟器的输出(称为分支)相对应的系数相对于中央分支(延迟器1004的输出)呈对称的时候，不是将过滤系数与各分支的数据相乘，而是先将相同系数的分支的数据相加后再乘以系数。例如，数据输入部1001的输入数据和延迟器1007的输出数据通过加法器1008被相加，再在乘法器1008中将相加结果与系数h0相乘。延迟器1002的输出和延迟器1006的输出通过加法器1009被相加，再在乘法器1009中将相加结果与系数h1相乘。乘法器1011～乘法器1014的各输出数据被加法器1015相加。加法器1015的输出数据作为过滤处理的结果从数据输出端子1016按时间序列输出。系数h0～h3是根据图像的缩小率决定的。例如倘若缩小率为1/2，则通过将时间序列输出数据间除至1/2而得到缩小图像。另外，选择对称的过滤系数是因为可以获得直线相位(相位特性相对于频率成直线)而使图像获取理想的视觉效果。但是，在所述的现有的方法中，在对图像数据进行过滤处理之际，因为在电路的结构上是从始端依次输入构成图像的像素数据的，所以在1次时钟中只能输入一个像素数据，因而要想提高处理速度就有必要增加工作频率。但是高工作频率下的工作存在增加成本及耗电的问题。另外，为了配合输入到过滤电路的帧数据的输出滞后而实时进行垂直方向的缩小处理，需要有高处理速度的过滤电路。本专利技术的目的在于提供一种可以在一定的性能实现各种缩小率的缩小处理的像素运算装置。
技术实现思路
实现所述第1个目的的像素运算装置，具有对压缩视频数据进行解码的解码装置；保存解码后的帧数据的帧存储器；通过对帧数据的垂直过滤处理进行垂直方向缩小的过滤装置；保存作为所述垂直过滤部输出的垂直方向缩小图像的缓冲存储器；根据解码装置中的帧数据的解码状态和过滤装置的帧数据的过滤状态，对过滤装置加以控制以避免过滤装置发生过载运行及欠载运行的控制装置。据此结构，可以在控制装置的控制下防止过滤装置或解码装置的过载运行及欠载运行，并能获得不采用高速过滤装置也可以的效果。在此，上述控制装置可以采用从解码装置、过滤装置获取表示帧数据中的解码进行状态的第1报告和表示过滤处理进行状态的第2报告的结构。另外，可以采用每当对宏块的整数倍的线完成过滤处理时由过滤装置向控制装置发出第2报告、每当对宏块的整数倍的线完成解码时由解码装置向控制装置发出第1报告的结构。据此结构，对于解码单位的宏块，由于按其每个整数倍发出第1、第2报告，所以控制装置可以简单地进行控制。附图说明图1所示为现有技术中进行FIR过滤处理的电路例的框图。图2所示为包括像素运算单元的媒体处理器的结构框图。图3所示为像素运算单元(POUA、POUB)的结构框图。图4所示为像素并列处理部的左半部分的结构框图。图5所示为像素并列处理部的右半部分的结构框图。图6(a)所示为输入缓冲器群22的详细结构框图。图6(b)所示为输入缓冲器群22中的选择部的详细结构框图。图7所示为输出缓冲器群23的结构框图。图8所示为像素运算单元中进行过滤处理时的像素数据的初始输入值。图9所示为对像素处理部1的像素数据初始输入值的说明图。图10所示为像素处理部1中进行过滤处理的运算过程图。图11所示为像素处理部1中进行过滤处理的运算内容说明图。图12所示为像素运算单元中进行MC(运动补偿)处理(P图片)时的输入输出像素数据的图。图13所示为MC处理的解码对象帧和比较帧的说明图。图14所示为像素运算单元中进行MC处理(B图片)时的输入输出像素数据的图。图15所示为像素运算单元中进行OSD(在屏显示)处理时的输入输出像素数据的图。图16为像素运算单元中进行OSD(在屏显示)处理的说明图。图17所示为像素运算单元中进行ME(运动估值)处理时的输入输出像素数据的图。图18为像素运算单元中进行ME(运动估值)处理的说明图。图19所示为在媒体处理器中进行垂直过滤处理时的数据流程的模式框图。图20为进行垂直1/2缩小时的说明图。图21为现有技术中进行垂直1/2缩小时的说明图。图22为进行垂直1/4缩小时的说明图。图23为现有技术中进行垂直1/4缩小时的说明图。图24所示为在媒体处理器中进行垂直过滤处理时的数据流程的其它模式框图。图25所示为进行解码处理与垂直过滤处理的时间对应说明图。图26为进行垂直1/2缩小时的说明图。图27为进行垂直1/4缩小时的说明图。图28所示为像素并列处理部的左半部分的变化例1的图。图29所示为像素并列处理部的右半部分的变化例1的图。图30所示为像素并列处理部的左半部分的变化例2的图。图31所示为像素并列处理部的右半部分的变化例2的图。图32所示为像素并列处理部的左半部分的变化例3的图。图33所示为像素并列处理部的右半部分的变化例3的图。图34所示为像素处理单元的变化例的图。实施方式本专利技术的像素运算单元的结构可以有选择地主要进行如下处理(a)用于图像的扩大/缩小的过滤处理、(b)运动补偿(MovingCompensation以下称ME)处理、(c)OSD(On Screen Display)处理、(d)运动估值(Moving Estimation以下称ME)处理等。关于(a)过滤处理，像素运算单元中分支数并不固定而是可变的，且对水平方向或垂直方向上的连续多个像素(例如16个像素)进行并列处理。另外，垂直方向的过滤处理与压缩活动图像数据的展开处理同步进行。下面，按如下顺序说明本专利技术的实施方式中的像素运算单元。1媒体处理器的结构1.1 像素运算单元的结构1.2 像素并列处理部的结构2.1 过滤处理2.2 MC(运动补偿)处理2.3 OSD(在屏显示)处理2.4 ME(运动估值)处理3.1 垂直过滤处理(其1)3.1.1 1/2缩小3.1.2 1/4缩小3.2 垂直过滤处理(其2)3.2.1 1/2缩小3.2.2 1/4缩小4 变化例<1媒体处理器的结构> 下面就关于在进行媒体处理(压缩音频活动图像数据的展开处理、音频活动图像数据的压缩处理等)的媒体处理器中内置本实施方式所涉及的像素运算单元的情况作以说明。媒体处理器安装于例如接收数字TV广播的机顶盒、电视接收机、DVD录像再生装置等设备中。图2所示为装有像素运算单元的媒体处理器的结构框图。该图中媒体处理器200具有双端口存储器100、流单元201、输入输出缓冲器(以下略为I/O缓冲器)202、设置处理器203、位流FIFO204、变长编码解码部(VLD)205、变长编码解码部205、转换引擎(TransferEngine以下略作TE本文档来自技高网...

【技术保护点】
一种像素运算装置，其特征为：包括解码装置，对压缩视频数据进行解码；帧存储器，保存解码后的帧数据；过滤装置，通过对帧数据的垂直过滤处理进行垂直方向的缩小；缓冲存储器，保存作为所述垂直过滤部输出的垂直方向的缩小图像；控制装置 ，根据解码装置中的帧数据的解码状态和过滤装置的帧数据的过滤状态，对过滤装置加以控制以避免过滤装置发生过载运行及欠载运行。

【技术特征摘要】
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【专利技术属性】
技术研发人员：森下广之，吉冈康介，西田英志，平井诚，松浦隆治，辻敏昭，木村浩三，清原督三，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]