P型GaN基高电子迁移率晶体管及其制造方法技术

本发明专利技术涉及一种P型GaN基高电子迁移率晶体管及其制造方法，所述方法包括：获取基底；基底包括沟道层、沟道层上的一次外延势垒层及所述一次外延势垒层上的栅极结构，栅极结构的材料为P型掺杂的GaN；在栅极结构的两侧形成源极凹槽和漏极凹槽，源极凹槽和漏极凹槽从一次外延势垒层的上表面向下延伸至沟道层；在基底上二次外延形成二次外延势垒层，二次外延势垒层的材料与一次外延势垒层的材料相同；形成源电极、漏电极及栅电极；源电极在源极凹槽与外延层形成欧姆接触，漏电极在漏极凹槽与外延层形成欧姆接触。本发明专利技术可以同时满足器件的高阈值电压与有源区的低方块电阻要求。电压与有源区的低方块电阻要求。电压与有源区的低方块电阻要求。

【技术实现步骤摘要】
P型GaN基高电子迁移率晶体管及其制造方法


[0001]本专利技术涉及半导体制造领域，特别是涉及一种P型GaN基高电子迁移率晶体管，还涉及一种P型GaN基高电子迁移率晶体管的制造方法。

技术介绍

[0002]电力电子系统安全要求功率器件的阈值电压一般为2V以上，对于P
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GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)器件，我们希望其有足够高的阈值电压。

技术实现思路

[0003]基于此，有必要提供一种阈值电压足够高的P型GaN基高电子迁移率晶体管及其制造方法。
[0004]一种P型GaN基高电子迁移率晶体管的制造方法，包括：获取基底；所述基底包括GaN沟道层、所述GaN沟道层上的一次外延AlGaN势垒层及一次外延势垒层上的栅极结构，所述栅极结构的材料为P型掺杂的GaN；在所述栅极结构的两侧形成源极凹槽和漏极凹槽，所述源极凹槽和漏极凹槽从所述一次外延AlGaN势垒层的上表面向下延伸至所述GaN沟道层；在所述基底上二次外延形成二次外延AlGaN势垒层，所述二次外延AlGaN势垒层的材料与所述一次外延AlGaN势垒层的材料相同；形成源电极、漏电极及栅电极；所述源电极在所述源极凹槽与所述二次外延AlGaN势垒层形成欧姆接触，所述漏电极在所述漏极凹槽与所述二次外延AlGaN势垒层形成欧姆接触。
[0005]上述P型GaN基高电子迁移率晶体管的制造方法，在形成栅极结构后，再在一次外延AlGaN势垒层上形成与一次外延AlGaN势垒层材料相同的二次外延AlGaN势垒层，因此栅极结构下方的一次外延AlGaN势垒层可以做得较薄，使栅极结构下的二维电子气更容易耗尽，器件的阈值电压也会较高；同时有源区的方块电阻受到AlGaN势垒层厚度的影响，有源区二次外延使AlGaN势垒层加厚到一定厚度，因此二次外延AlGaN势垒层可以降低有源区的方块电阻。也就是说，栅极结构下的一次外延AlGaN势垒层的厚度与有源区二次外延AlGaN势垒层的厚度可以相互独立调节，可以在栅极结构下的势垒层较薄的情况下使得有源区势垒层足够厚，从而同时满足器件的高阈值电压与有源区的低方块电阻要求。
[0006]在其中一个实施例中，所述基底还包括形成于所述沟道层和势垒层之间的插入层，所述插入层的材料包括AlN；所述形成源极凹槽和漏极凹槽的步骤采用刻蚀工艺在所述栅极结构的两侧刻蚀所述势垒层、插入层及沟道层形成所述源极凹槽和漏极凹槽。
[0007]在其中一个实施例中，所述插入层的厚度为1nm。
[0008]在其中一个实施例中，在所述刻蚀所述势垒层、插入层及沟道层形成所述源极凹槽和漏极凹槽的步骤中，刻蚀去除的沟道层的厚度小于20纳米。
[0009]在其中一个实施例中，刻蚀去除的沟道层的厚度为0至20纳米。
[0010]在其中一个实施例中，所述势垒层和外延层的材料包括AlGaN。
[0011]在其中一个实施例中，所述在所述基底上外延形成外延层的步骤中，生长的外延层厚度为1至10纳米。
[0012]在其中一个实施例中，所述基底还包括缓冲层，所述沟道层和一次外延势垒层形成于所述缓冲层上。
[0013]在其中一个实施例中，所述缓冲层的材料包括GaN。
[0014]在其中一个实施例中，所述沟道层的材料包括GaN。
[0015]在其中一个实施例中，所述在所述基底上外延形成外延层的步骤，是通过金属有机化合物化学气相淀积技术形成外延层。
[0016]在其中一个实施例中，还包括在所述外延层上形成介质层的步骤。
[0017]一种P型GaN基高电子迁移率晶体管，包括：GaN沟道层；一次外延AlGaN势垒层，设于所述GaN沟道层上；栅极结构，设于所述一次外延AlGaN势垒层上，所述栅极结构的材料包括P型掺杂的GaN；所述栅极结构的两侧形成有源极凹槽和漏极凹槽，所述源极凹槽和漏极凹槽向下穿过所述一次外延AlGaN势垒层延伸至所述GaN沟道层；二次外延AlGaN势垒层，设于所述一次外延AlGaN势垒层上，还设于所述源极凹槽和漏极凹槽的底部和侧壁；源电极，填入所述源极凹槽中，与所述二次外延AlGaN势垒层形成欧姆接触；漏电极，填入所述漏极凹槽中，与所述二次外延AlGaN势垒层形成欧姆接触；栅电极，设于所述栅极结构上。
[0018]上述P型GaN基高电子迁移率晶体管，在一次外延AlGaN势垒层上设有与一次外延AlGaN势垒层材料相同的二次外延AlGaN势垒层，因此栅极结构下方的一次外延AlGaN势垒层可以做得较薄，使栅极结构下的二维电子气更容易耗尽，器件的阈值电压也会较高；同时有源区的方块电阻受到AlGaN势垒层厚度的影响，有源区二次外延使AlGaN势垒层加厚到一定厚度，因此二次外延AlGaN势垒层可以降低有源区的方块电阻。也就是说，栅极结构下的一次外延AlGaN势垒层的厚度与有源区二次外延AlGaN势垒层的厚度可以相互独立调节，可以在栅极结构下的势垒层较薄的情况下使得有源区势垒层足够厚，从而同时满足器件的高阈值电压与有源区的低方块电阻要求。
[0019]在其中一个实施例中，还包括设于所述GaN沟道层和一次外延AlGaN势垒层之间的插入层，所述源极凹槽和漏极凹槽穿过所述插入层，所述插入层的材料包括AlN。
[0020]在其中一个实施例中，所述插入层的厚度为1nm。
[0021]在其中一个实施例中，所述二次外延AlGaN势垒层厚度为1至10纳米。
[0022]在其中一个实施例中，所述源极凹槽和漏极凹槽在所述沟道层的深度小于20纳米。
[0023]在其中一个实施例中，深度为5至15纳米。
[0024]在其中一个实施例中，P型GaN基高电子迁移率晶体管还包括缓冲层；所述沟道层形成于缓冲层上。
[0025]在其中一个实施例中，所述缓冲层的材料包括GaN。
[0026]在其中一个实施例中，P型GaN基高电子迁移率晶体管还包括设于外延层上的介质层。
[0027]在其中一个实施例中，所述P型掺杂的GaN与所述势垒层直接接触。
[0028]在其中一个实施例中，所述源电极的材料包括金属和/或合金。
[0029]在其中一个实施例中，所述漏电极的材料包括金属和/或合金。
[0030]在其中一个实施例中，所述栅电极的材料包括金属和/或合金。
附图说明
[0031]为了更好地描述和说明这里公开的那些专利技术的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的专利技术、目前描述的实施例和/或示例以及目前理解的这些专利技术的最佳模式中的任何一者的范围的限制。
[0032]图1a
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1d是一实施例中采用图3所示方法制造P
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GaN HEMT的过程中器件的剖面示意图；
[0033]图2是一实施例中P型GaN基高电子迁移率晶体管的剖面示意图；
[0034]图3是一实施例中P型G本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种P型GaN基高电子迁移率晶体管的制造方法，包括：获取基底；所述基底包括沟道层、所述沟道层上的一次外延势垒层及所述一次外延势垒层上的栅极结构，所述沟道层的材料为GaN，所述一次外延势垒层的材料为AlGaN，所述栅极结构的材料为P型掺杂的GaN；在所述栅极结构的两侧形成源极凹槽和漏极凹槽，所述源极凹槽和漏极凹槽从所述一次外延势垒层的上表面向下延伸至所述沟道层；在所述基底上二次外延形成二次外延势垒层，所述二次外延势垒层的材料与所述一次外延势垒层的材料相同；形成源电极、漏电极及栅电极；所述源电极在所述源极凹槽与所述外延层形成欧姆接触，所述漏电极在所述漏极凹槽与所述外延层形成欧姆接触。2.根据权利要求1所述的P型GaN基高电子迁移率晶体管的制造方法，其特征在于，所述基底还包括形成于所述沟道层和一次外延势垒层之间的插入层，所述插入层的材料包括AlN；所述形成源极凹槽和漏极凹槽的步骤采用刻蚀工艺在所述栅极结构的两侧刻蚀所述一次外延势垒层、插入层及沟道层形成所述源极凹槽和漏极凹槽。3.根据权利要求2所述的P型GaN基高电子迁移率晶体管的制造方法，其特征在于，在所述刻蚀所述一次外延势垒层、插入层及沟道层形成所述源极凹槽和漏极凹槽的步骤中，刻蚀去除的沟道层的厚度不大于20纳米。4.根据权利要求2所述的P型GaN基高电子迁移率晶体管的制造方法，其特征在于，所述在所述基底上二次外延形成二次外延势垒层的步骤中，形成的二次外延势垒层厚度为1至10纳米。5.根据权利要求1所述的P型GaN基高电子迁移率晶体管的制造方法...

【专利技术属性】
技术研发人员：张晓荣，孙国臻，杨凯，林晓霞，
申请(专利权)人：无锡华润微电子有限公司，
类型：发明
国别省市：