一种高电子迁移率晶体管及其制作方法技术

本申请公开一种高电子迁移率晶体管及其制作方法，所述制作方法包括：提供一半导体衬底；在所述半导体衬底表面上形成外延层；在所述外延层表面的部分区域上形成电极结构；形成覆盖所述电极结构以及所述外延层的钝化层；其中，所述钝化层包括：在第一方向上依次层叠的第一Al2O3层、SiO2层以及第二Al2O3层；所述第一方向垂直所述半导体衬底。所述钝化层引入所述SiO2层降低栅极寄生电容，提升器件的频率特性；基于所述SiO2层设置所述第一Al2O3层和所述第二Al2O3层，改善所述SiO2层致密性低的同时提高器件的耐压和保持较低的表面漏电；在保证晶体管钝化质量的同时，实现低栅极漏电和器件截止频率的提升。件截止频率的提升。件截止频率的提升。

【技术实现步骤摘要】
一种高电子迁移率晶体管及其制作方法


[0001]本申请涉及半导体器件领域，更具体的说，涉及一种高电子迁移率晶体管及其制作方法。

技术介绍

[0002]传统栅钝化工艺采用等离子体增强化学气相沉积法(PECVD)高温生成Si3N4，除生长过程中等离子体对器件表面形成轰击产生表面态缺陷外，其高温生长过程也会对Pt/Ti/Pt/Au栅金属造成进一步的下沉退化，引起器件阈值电压V
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飘移。等离子体增强化学气相沉积法高温沉积钝化层的工艺，对高电子迁移率晶体管(HEMT)器件性能和可靠性都产生负面影响。采用原子层沉积(ALD)单层生长Al2O3能解决高温工艺引入的栅极二次下沉，从而消除阈值电压飘移现象；同时避免了等离子轰击引入的表面态缺陷，栅极漏电能实现数量级的改善。但由于Al2O3较高的介电常数，引入比传统的Si3N4更大的栅极寄生电容，造成器件电流截止频率降低。也有研究机构采用Si3N4/Al2O3叠层结构，靠插入Si3N4薄层，可降低钝化层的有效介电常数。但如果需要进一步改善栅极寄生电容，需要尝试组合更小介电常数的介质膜材料，如SiO2(ε≈3.9)。但低温生长单层SiO2作为钝化层并不能很好的起到钝化作用。

技术实现思路

[0003]有鉴于此，本申请提出了一种高电子迁移率晶体管及其制作方法，方案如下：一种高电子迁移率晶体管的制作方法，所述制作方法包括：
[0004]提供一半导体衬底；
[0005]在所述半导体衬底表面上形成外延层；
[0006]在所述外延层表面的部分区域上形成电极结构；
[0007]形成覆盖所述电极结构以及所述外延层的钝化层；
[0008]其中，所述钝化层包括：在第一方向上依次层叠的第一Al2O3层、SiO2层以及第二Al2O3层；所述第一方向垂直所述半导体衬底。
[0009]优选的，在上述制作方法中，所述SiO2层厚度占所述钝化层总厚度的比例大于16％。
[0010]优选的，在上述制作方法中，形成所述钝化层的方法包括：在预设温度下，通过原子外延生长，依次形成所述第一Al2O3层，所述SiO2层和所述第二Al2O3层。
[0011]优选的，在上述制作方法中，所述预设温度低于250℃。
[0012]优选的，在上述制作方法中，形成所述钝化层的方法包括：
[0013]在垂直于所述半导体衬底的方向上，依次形成多层所述钝化层。
[0014]优选的，在上述制作方法中，所述外延层包括功能层以及位于所述功能层背离所述半导体衬底一侧的帽层；
[0015]形成所述电极结构的方法包括：
[0016]在所述帽层的表面上形成源极和漏极，在平行于所述半导体衬底的方向上，位于所述源极和所述漏极之间的所述帽层包括：第一区域和位于所述第一区域两侧的第二区域；
[0017]形成覆盖所述源极，所述漏极和所述帽层的刻蚀阻挡层；
[0018]在所述刻蚀阻挡层上形成第一开口，所述第一开口包括位于所述刻蚀阻挡层背离所述帽层的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层的通孔，所述通孔的孔径小所述盲孔的孔径；
[0019]基于所述第一开口，在所述第一区域上形成第二开口，所述第二开口的宽度大于所述通孔的孔径；
[0020]基于所述第一开口，在所述功能层表面上形成栅极。
[0021]优选的，在上述制作方法中，所述功能层的形成包括：在所述半导体衬底的表面上形成超晶格层；
[0022]在所述超晶格层背离所述半导体衬底的一侧形成缓冲层；
[0023]在所述缓冲层背离所述超晶格层的一侧形成下势垒层；
[0024]在所述下势垒层背离所述缓冲层的一侧形成下间隔层；
[0025]在所述下间隔层背离所述下势垒层的一侧形成沟道层；
[0026]在所述沟道层背离所述下间隔层的一侧形成上间隔层；
[0027]在所述上间隔层背离所述沟道层的一侧形成上势垒层。
[0028]所述一种高电子迁移率晶体管的方案如下：
[0029]一种高电子迁移率晶体管，所述晶体管包括：
[0030]半导体衬底；
[0031]位于所述半导体衬底表面上的外延层；
[0032]位于所述外延层部分区域表面上的电极结构；
[0033]覆盖所述电极结构以及所述外延层的钝化层；
[0034]其中，所述钝化层包括：在第一方向上依次层叠的第一Al2O3层、SiO2层以及第二Al2O3层；所述第一方向垂直所述半导体衬底。
[0035]优选的，在上述晶体管中，所述SiO2层厚度占所述钝化层厚度的比例大于16％。
[0036]优选的，在上述晶体管中，所述外延层包括：功能层以及位于所述功能层背离所述半导体衬底一侧的帽层；
[0037]所述电极结构包括：
[0038]位于所述帽层表面上的源极和漏极，在平行于所述半导体衬底的方向上，位于所述源极和所述漏极之间的所述帽层包括：第一区域和位于第一区域两侧的第二区域；
[0039]覆盖所述源极，所述漏极和所述帽层的刻蚀阻挡层；
[0040]位于所述刻蚀阻挡层上的第一开口，所述第一开口包括位于所述刻蚀阻挡层背离所述帽层的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层的通孔，所述通孔的孔径小所述盲孔的孔径；
[0041]位于所述第一区域上的第二开口，所述第二开口的宽度大于通孔的孔径；
[0042]位于所述功能层表面上的栅极。
[0043]通过上述可知，本申请提出了一种高电子迁移率晶体管及其制作方法，所述一种
高电子迁移率晶体管的制作方法包括：提供一半导体衬底；在所述半导体衬底表面上形成外延层；在所述外延层表面的部分区域上形成电极结构；形成覆盖所述电极结构以及所述外延层的钝化层；其中，所述钝化层包括：在第一方向上依次层叠的第一Al2O3层、SiO2层以及第二Al2O3层；所述第一方向垂直所述半导体衬底，基于所述制作方法形成的所述钝化层，一方面引入了SiO2层可大幅降低栅极寄生电容，提升器件的频率特性；另一方面在SiO2层上表面叠加所述第二Al2O3层来改善SiO2层致密性低的问题；并且在SiO2层下表面设置了所述第一Al2O3层，有助于提高器件的耐压和保持较低的表面漏电；最终保证了晶体管钝化质量的同时，也实现低栅极漏电和器件截止频率的提升。
附图说明
[0044]为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0045]本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高电子迁移率晶体管的制作方法，其特征在于，所述制作方法包括：提供一半导体衬底；在所述半导体衬底表面上形成外延层；在所述外延层表面的部分区域上形成电极结构；形成覆盖所述电极结构以及所述外延层的钝化层；其中，所述钝化层包括：在第一方向上依次层叠的第一Al2O3层、SiO2层以及第二Al2O3层；所述第一方向垂直所述半导体衬底。2.根据权利要求1所述的制作方法，其特征在于，所述SiO2层厚度占所述钝化层总厚度的比例不小于16％。3.根据权利要求1所述的制作方法，其特征在于，形成所述钝化层的方法包括：在预设温度下，通过原子外延生长，依次形成所述第一Al2O3层、所述SiO2层和所述第二Al2O3层。4.根据权利要求3所述的制作方法，其特征在于，所述预设温度低于250℃。5.根据权利要求1所述的制作方法，其特征在于，形成所述钝化层的方法包括：在垂直于所述半导体衬底的方向上，依次形成多层所述钝化层。6.根据权利要求1所述的制作方法，其特征在于，所述外延层包括功能层以及位于所述功能层背离所述半导体衬底一侧的帽层；形成所述电极结构的方法包括：在所述帽层的表面上形成源极和漏极，在平行于所述半导体衬底的方向上，位于所述源极和所述漏极之间的所述帽层包括：第一区域和位于所述第一区域两侧的第二区域；形成覆盖所述源极，所述漏极和所述帽层的刻蚀阻挡层；在所述刻蚀阻挡层上形成第一开口，所述第一开口包括位于所述刻蚀阻挡层背离所述帽层的表面内的盲孔，以及基于所述盲孔形成的贯穿所述刻蚀阻挡层的通孔，所述通孔的孔径小所述盲孔的孔径；基于所述第一开口，在所述第一区域上形成第二开口，所述第二开口的宽度大于所述通孔的孔径；基于所述第一开口，在所述功能层...

【专利技术属性】
技术研发人员：吴畅，郭涛，李程程，刘安，
申请(专利权)人：湖北九峰山实验室，
类型：发明
国别省市：