回旋交错及去交错的电路与方法技术

一种回旋交错及去交错的电路与方法，此回旋交错及去交错的电路包括：初始地址供应器、第一地址供应器、第二地址供应器、地址合成器、加法器、控制器以及内存。其中，控制器可使这些地址供应器，在同一时间提供或储存相对应信道的地址，且采用共享加法器的方式，并透过适当的安排内存地址，降低缓存器的需求，因此可以减少晶体管数目（Ｇａｔｅ　　Ｃｏｕｎｔ）以达到减少芯片布局面积。

【技术实现步骤摘要】

本专利技术是有关于一种交错及去交错的电路，且特别是有关于一种应用于数字视频广播系统(Digital Video Broadcast，DVB)的。
技术介绍
回旋交错电路以及回旋去交错电路技术广泛的被应用于电信领域，例如全球移动通信系统(Global System for Mobile communication，GSM)、同步数字体系(Synchronous Digital Hierarchy，SDH)、地面数字视频广播系统(Digital Video Broadcast-Terrestrial，DVB-T)。此技术主要是用来使数据传输信道(Transmission Channel)免于噪声的干扰。由于数据传输时，常常会因为噪声或是许多信道的不理想效应，使得资料错误。先前有人使用错误更正码(Error Correcting Code，ECC)的方式，例如汉明码(Hamming Code)，来做错误更正。然而错误更正码有限制错误的位数目。当信道的不理想效应造成错误过多，或者是连续的位错误，则无法更正。为了避免连续错误以及同一笔资料过多的错误，则必须利用回旋交错电路以及回旋去交错电路技术。附图说明图1为已知回旋交错电路以及回旋去交错电路的电路方块图，请参考图1。其中图上标示101为回旋交错电路，回旋去交错电路标示为102。回旋交错电路101包括串行转并行装置111、多数个移位缓存器121以及并行转串行装置131。回旋去交错器102包括串行转并行装置112、多数个移位缓存器122以及并行转串行装置132。当一个串行输入数据D_IN输入回旋交错电路101时，串行输入资料D_IN会先经过串行转并行装置111将此串行输入资料D_IN转换成并行资料，分别是串行转并行装置111输出的0～31。其中，第0的资料直接送至并行转串行装置131。第1的资料送至移位缓存器121，将此资料延迟一个预设时间送至并行转串行装置131。第2的资料送至移位缓存器121，将此资料延迟一个预设时间再送至下一个移位缓存器121，再延迟一个预设时间后送至并行转串行装置131。以下依此类推，第31的资料被延迟31个预设时间后送至并行转串行装置131。并行转串行装置131接收0～31资料，并将该些资料转为串行输出资料D_OUT之后输出。同样道理，回旋去交错电路102也是利用同样的道理。首先，串行资料D_IN会先经过串行转并行装置112将此串行资料D_IN转换成并行资料0～31。不同的是第0的资料被延迟31个预设时间，第30的资料被延迟1个预设时间，第31的资料没被延迟。然而，大量的移位缓存器在集成电路的布局上，会耗费大量的面积。美国专利号U.S.5537420提出了一种回旋交错及去交错电路，如图2所示。此电路包括N个地址累加器200、地址选择器202、内存204以及控制器206。这些地址累加器200用以将地址指针供应至地址选择器202。地址选择器202选择其中一个地址累加器200所输出的地址指针，作为内存地址。内存204根据控制器206的读取与写入命令以及地址选择器202输出的内存地址，将资料写入内存或从内存读出资料。此专利主要是利用随机存取内存来实现回旋交错及去交错电路。相较于已知图1的架构，此架构节省了许多晶体管数目(GateCount)。若以数字视频广播系统(DVB-T)为例，已知图1必须使用约60K个晶体管，美国专利号U.S.5537420约必须使用2K个晶体管。但是，已知美国专利号U.S.5537420专利技术必须用到许多的加法器以及高位的缓存器，仍然会增加许多不必要的晶体管数目(Gate Count)，限制芯片的布局。
技术实现思路
本专利技术的目的就是提供一种回旋交错及去交错电路，用以减少晶体管数目(Gate Count)以达到减少芯片布局面积。本专利技术的再一个目的就是提供一种回旋交错及去交错方法，以减低成本。本专利技术提出一种回旋交错及去交错电路，此回旋交错及去交错电路包括初始地址供应器、第一地址供应器、第二地址供应器、地址合成器、加法器、控制器以及内存。初始地址供应器提供多数个初始地址，接收初始控制讯号以及累加地址，根据初始控制讯号决定输出该些初始地址以及该累加地址的其中之一。第一地址供应器接收第一控制讯号以及初始地址供应器的输出，暂存初始地址供应器的输出并根据第一控制讯号输出第一地址。第二地址供应器提供多数个基础地址，接收第二控制讯号，根据第二控制讯号决定输出该些基础地址的其中之一作为第二地址。地址合成器接收第一地址以及第二地址，将这两个地址合成第三地址。加法器接收第一地址，将第一地址累加一默认值后作为累加地址。内存接收输入资料以及第三地址，根据第三地址，存取输入资料。控制器接收累加地址，用以根据累加地址，控制内存存取输入资料，并输出初始控制讯号、该第一控制讯号、该第二控制讯号。依照本专利技术的优选实施例所述的回旋交错及去交错电路，上述第三地址的最高有效位(Most Significant Bit，MSB)为第二地址，第三地址的最低有效位(Least Significant Bit，LSB)为第一地址。本专利技术提出一种回旋交错及去交错的方法，此方法包括提供N个缓存器；同时，对应于该每一个缓存器，提供一默认值、一基础地址以及一初始地址；并且，提供一内存；首先，取出第J个缓存器所储存的地址，与对应的基础地址合成为一合成地址；然后，根据此合成地址，于内存中存取一输入资料；接着，将第J个缓存器所储存的地址加上一预设地址值，当加总的结果大于该第J个缓存器所对应的结束地址默认值时，将第J个初始地址储存至第J个缓存器，否则将加总的结果储存于第J个缓存器，其中N、J皆为自然数。依照本专利技术的优选实施例所述的回旋交错及去交错方法，上述合成地址的最低有效位(Least Significant Bit，LSB)为第J个缓存器所储存的地址，合成地址的最高有效位(Most Significant Bit，MSB)为第J个缓存器所对应的基础地址。本专利技术因采用共享加法器的方式，并且通过适当的安排内存地址，降低缓存器的需求，因此可以减少晶体管数目(Gate Count)以达到减少芯片布局面积。为了让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。附图简要说明图1示出了已知回旋交错电路以及回旋去交错电路电路方框图。图2示出了已知美国专利号U.S.5537420的回旋交错电路的电路方框图。图3示出了本专利技术实施例的回旋交错及去交错电路的电路方框图。图4A示出了数字视频广播系统(DVB-T)做回旋交错，每个信道所需的内存位数。图4B示出了本专利技术实施例的回旋交错电路应用于数字视频广播系统(DVB-T)时，内部存储器配置图。图5示出了本专利技术实施例的回旋交错及去交错方法的流程图。具体实施例方式图3为本专利技术实施例的回旋交错及去交错电路的电路方框图，请参考图3。此电路包括初始地址供应器30、第一地址供应器31、第二地址供应器32、地址合成器33、加法器34、控制器35以及内存36。其中，初始地址供应器30包括了多数个初始缓存器300以及初始选择器302。第一地址供应器31包括多数个第一缓存器310以及第一选择器312。第二地址供应器32包括多本文档来自技高网...

【技术保护点】
一种回旋交错及去交错电路，包括：一初始地址供应器，提供多数个初始地址，接收一初始控制讯号以及一累加地址，根据该初始控制讯号决定输出该些初始地址以及该累加地址其中之一；一第一地址供应器，接收一第一控制讯号以及该初始地址供应器的 输出，暂存该初始地址供应器的输出并根据该第一控制讯号输出一第一地址；一第二地址供应器，提供多数个基础地址，接收一第二控制讯号，根据该第二控制讯号决定输出该些基础地址其中之一作为一第二地址；一地址合成器，接收该第一地址以及该第 二地址，将这两个地址合成一第三地址；一加法器，接收该第一地址，将该第一地址累加一默认值后做为该累加地址；一内存，接收一输入资料以及该第三地址，根据该第三地址，存取该输入资料；以及一控制器，接收该累加地址，用以根据该累 加地址，控制该内存存取该输入资料，并输出该初始控制讯号、该第一控制讯号、该第二控制讯号。

【技术特征摘要】

【专利技术属性】
技术研发人员：林家骏，
申请(专利权)人：凌阳科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]