时间解交错电路与执行时间解交错处理的方法技术

本发明专利技术揭示了一种时间解交错电路与执行时间解交错处理的方法，应用于一通信系统，用来对一交错信号进行时间解交错处理，该交错信号包含多个单元。该时间解交错电路包含：一存储器模块，用来储存该些单元，该些单元以多个单元为单位形成多个单元组，该存储器模块的读写是以一单元组为单位；以及一暂存存储器模块，自该存储器模块暂存该些单元的部分，以安排该些单元的输出顺序。

【技术实现步骤摘要】

本专利技术是关于时间解交错的电路与方法，尤其是关于可以减少对系统存储器的存取次数的时间解交错的电路与方法。
技术介绍
一般而言，地面数位视讯广播(digital video broadcasting-Second Generation terrestrial,DVB-T2)的广播信号在发送之前会先将数据经过单元交错(Cell-interleaving,CI)运算及时间交错(Time-interleaving,TI)运算以尽可能降低传输过程中各种干扰对传输数据的影响，接收端才可以取得正确的传输数据，而信号接收端在接收信号后必须先经过时间解交错(Time de-interleaving)运算及单元解交错(Cell de-interleaving)运算才能将数据正确解码。请参阅图1，其是已知信号接收端的功能方块图。信号接收端100包含调制解调电路(demodulator)110、频率解交错(frequency de-interleaving)电路120、时间解交错电路130、单元解交错电路140、去映射(de-mapping)电路150以及解码电路160。输入信号为调制过后的信号(例如基于正交分频多工(orthogonal frequency division multiplexing,OFDM)的正交振幅调制(quadrature amplitude modulation,QAM)信号)，经过调制解调电路110处理后所得到的交错信号包含两个正交的分量(I、Q)及信号杂讯比(signal to noise ratio,SNR)等资讯，之后经由频率解交错电路120、时间解交错电路130、单元解交错电路140的解交错运算后，使该些资讯以正确的顺序重新排列，再经过去映射电路150的运算后还原成位元资讯，最后经由解码电路160的运算后(例如低密度奇偶检查(Low-density parity-check,LDPC)及BCH解码)得到传输数据。时间交错的运算是以一个TI区块为单位，每一个TI区块包含NFEC个向前错误校正(forward error correction,以下简称FEC)区块，而每个FEC区块包含Ncell个单元(cell)。假设一个TI区块包含4个FEC区块(NFEC＝4)，每个FEC区块包含40个单元(Ncell＝40)，在传送端执行时间交错运算时，其动态随机存取存储器(dynamic random access memory,DRAM)的大小设定为Nr列及Nc栏，其中Nr为Ncell/5(此例
中等于8)，Nc为NFEC×5(此例中等于20)。请参阅图2a及图2b，其是已知用于时间交错运算的存储器的配置图。存储器的大小为Nr×Nc个单元，每一格的数字代表所写入/读出(图2a为写入的顺序，图2b为读出的顺序)的存储器位置的顺序。在此例中，存储器每次写入/读出的字组(word)大小等于一个单元的大小(例如都为32bits)，在图2a的写入程序中，从左上角开始直向依序写入单元，写满一栏后再换至下一栏，而在图2b的读出程序中，从左上角开始横向依序读出单元，读完一列后再换下一列，若图2a中写入的地址顺序亦代表写入的单元的编号，则写入的单元的编号顺序为：0、1、2、3、…、79、80、…、158、159，而读出的单元的编号顺序为：0、8、16、24、…、155、4、…、151、159，因此达到将单元分散的效果。请参阅图3，其是已知信号接收端的时间解交错电路及单元解交错电路的功能方块图。时间解交错电路130包含DRAM 132、写入地址产生器134及读取地址产生器136。藉由写入地址产生器134及读取地址产生器136的控制，写入TI区块的每个单元时从DRAM 132的左上角开始直向依序写入，满一栏后再换至下一栏，而读取时从DRAM 132的左上角开始横向依序读出，读完一列后再换下一列，以完成时间解交错运算，然而其栏与列的个数分别等于传送端的列与栏的个数，因此DRAM132的大小设计为Nc×Nr(如果以横向的顺序写入DRAM 132，而以直向的顺序读出，则DRAM 132的大小为Nr×Nc)。请参阅图4a及图4b，其是已知用于时间解交错运算且存储器频宽与单元大小相同时的存储器读写位置的顺序。同样的，每一格的数字代表所写入/读出(图4a为写入的顺序，图4b为读出的顺序)的存储器地址的顺序，而且DRAM 132每次写入/读出的字组大小同样等于一个单元的大小。因此在图4a的写入程序中，从左上角开始直向依序写入单元，写满一栏后再换至下一栏，而在图4b的读出程序中，从左上角开始横向依序读出单元，读完一列后再换下一列。DRAM 132所收到的单元编号的顺序即为单元交错后的顺序：0、8、16、24、…、155、4、…、151、159，以图4a的顺序写入DRAM 132后，单元编号在DRAM 132中的排列正好与图4b所示的读取顺序的号码相同，因此从DRAM 132所读出的单元的编号顺序为：0、1、2、3、…、79、80、…、158、159，而完成时间解交错的运算(共需对DRAM 132写入/读取160+160＝320次)。之后单元解交错电路140再以FEC区块为单位(单元编号0～39为第0个FEC区块、单元编号40～79为第1个FEC区块，以此类推)，利用CDI(Cell De-interleaving，单元解交错)暂存器142(一般以SRAM实作)依据交换函数(permutation function)进行单元解交错的运算。为了适应系统单芯片(system on chip,SoC)设计的潮流，时间解交错电路130所使用的DRAM 132必须与系统的其他电路共用，然而因为DRAM 132的频宽有限，因此每个电路皆必须尽可能减少对DRAM 132的存取次数，才不致于拖累系统的效能。减少DRAM 132存取次数的方法之一，便是增加其频宽，使每次读写的字组增大。假设DRAM 132的频宽变为原来的4倍(字组变为128bits，每次读写4个单元)，存储器的配置虽不变(同样为20×8)，但其写入/读出的地址顺序则会改变。请参阅图5a及图5b，其是已知用于时间解交错处理且存储器频宽为单元大小的4倍时存储器中单元的储存地址及读写顺序的一示意图。直向的数字(0～159)代表单元的编号，横向的数字(图5a为0～39，图5b为0～159)代表写入/读取的顺序。图5a为写入DRAM 132的顺序，写入时同样从左上角开始直向依序写入字组，第0次写入时写入包含单元编号0、8、16、24的字组，第1次写入时写入包含单元编号32、40、48、56的字组，以此类推，因此160个单元总共需要对DRAM 132进行40次的写入操作；图5b为读取DRAM 132的顺序，读取时从左上角开始横向依序读取字组，但需以单元编号为0、1、2、3、…的顺序读出单元，所以第0次读取包含单元编号0、8、16、24的字组，但只取单元编号0使用，第1次读取包含单元编号1、9、17、25的字组，但只取单元编号1使用，以此类推，所以写入时的每个字组于读取时皆要被读取4次，40个字组共需读取160次，因此，以此方法对160个单元进行解交错处理共需本文档来自技高网...

【技术保护点】
一种时间解交错电路，位于一通信系统的信号接收端，用来对一交错信号进行时间解交错处理，该交错信号包含多个单元，该时间解交错电路包含：一存储器模块，用来储存该些单元，该些单元以多个单元为单位形成多个单元组，该存储器模块的读写以一单元组为单位；以及一暂存存储器模块，自该存储器模块暂存该些单元的部分，以安排该些单元的输出顺序。

【技术特征摘要】
1.一种时间解交错电路，位于一通信系统的信号接收端，用来对一交错信号进行时间解交错处理，该交错信号包含多个单元，该时间解交错电路包含：一存储器模块，用来储存该些单元，该些单元以多个单元为单位形成多个单元组，该存储器模块的读写以一单元组为单位；以及一暂存存储器模块，自该存储器模块暂存该些单元的部分，以安排该些单元的输出顺序。2.如权利要求1所述的时间解交错电路，其特征在于，在该时间解交错处理的过程中，对同一单元组而言，对该存储器模块的写入及读取操作次数各为一次。3.如权利要求1所述的时间解交错电路，其特征在于，该存储器模块为一动态随机存取存储器，而该暂存存储器模块为一静态随机存取存储器。4.如权利要求1所述的时间解交错电路，其特征在于，还包含：一选择单元，用来选择该存储器模块及该暂存存储器模块二者之一的输出以作为该时间解交错电路的输出。5.如权利要求4所述的时间解交错电路，其特征在于，这些单元组的每一者包含K个单元，K为大于1的正整数，当该存储器模块输出这些单元组之一时，该被输出的单元组的其中一个单元直接由该选择单元输出，其他(K-1)个单元则存入该暂存存储器模块。6.如权利要求5所述的时间解交错电路，其特征在于，该交错信号包含多个向前错误校正区块，每一向前错误校正区块包含N个单元，N为大于1的正整数，该暂存存储器模块的大小与N×(K-1)呈比例关系。7.如权利要求6所述的时间解交错电路，其特征在于，该选择单元于自该存储器模块连续输出个单元后，自该暂存存储器模块连续输出该个单元。8.一种时间解交错电路，位于一通信系统的信号接收端，用来对一交错信号进行时间解交错处理，该交错信号包含多个单元，该时间解交错电路包含：一存储器模块，用来储存该些单元，该些单元以多个单元为单位形成多个单元组，该存储器模块的读写是以一单元组为单位；以及一暂存存储器模块，用来暂存欲写入至该存储器模块的该些单元的部分，以安排该些单元写入至该存储器模块的顺序。9.如权利要求8所述的时间解交错电路，其特征在于，在该时间解交错处理的过程中，对同一单元组而言，对该存储器模块的写入及读取操作次数各为一次。10.如权利要求8所述的时间解交错电路，其特征在于，该存储器模块为一动态随机存取存储器，而该暂存存储器模块为一静态随机存取存储器。11.如权利要求9所述的时间解交错电路，其特征在于，还包含：一选择单元，用来选择将该交错信号的这些单元直接写入至该存储器模块及暂存于该暂存存储器模块二者其中之一。12.如权利要求9所述的时间解交错电路，其特征在于，这些单元组的每一者包含K个单元，K为大...

【专利技术属性】
技术研发人员：王俊杰，
申请(专利权)人：晨星半导体股份有限公司，
类型：发明
国别省市：中国台湾;71