半导体器件及其形成方法技术

半导体器件包括位于鳍上方的第一栅极结构和第二栅极结构、夹在第一栅极结构和第二栅极结构之间的介电切割图案以及围绕介电切割图案的衬垫层。介电切割图案与鳍间隔开，并且距衬底比第一栅极结构的第一栅电极和第二栅极结构的第二栅电极延伸地更远。该半导体器件还包括夹在第一栅极结构和第二栅极结构之间的导电部件。导电部件由介电切割图案划分为第一段和第二段。导电部件的第一段位于鳍的源极/漏极区域之上。本发明专利技术的实施例还涉及形成半导体器件的方法。半导体器件的方法。半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]半导体集成电路(IC)行业经历了指数级增长。IC材料和设计方面的技术进步产生了多代IC，其中，每一代都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即，每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了制造和处理IC的复杂性。
[0003]例如，当器件尺寸继续减小时，在源极/漏极(S/D)金属接触件之间形成隔离部件变得更具有挑战性。特别是，S/D金属接触件之间的有限间距增加了在图案化接触沟槽期间硬掩模剥离的风险，并且降低了器件与时间相关电介质击穿(TDDB)性能。虽然解决这些挑战的方法总体上已经是适当的，但它们并非在所有方面都是完全令人满意。除了别的以外，本专利技术的目的是寻求提供在形成金属接触件隔离部件中的进一步改进。

技术实现思路

[0004]本专利技术的实施例提供了一种半导体器件，半导体器件包括：鳍，从衬底突出；第一栅极结构和第二栅极结构，位于鳍上方；介电切割图案，夹在第一栅极结构和第二栅极结构之间，其中，介电切割图案与鳍间隔开，并且其中，介电切割图案距衬底比第一栅极结构的第一栅电极和第二栅极结构的第二栅电极延伸地更远；衬垫层，在俯视图中围绕介电切割图案；以及导电部件，夹在第一栅极结构和第二栅极结构之间，其中，导电部件由介电切割图案划分为第一段和第二段，并且其中，导电部件的第一段位于鳍的源极/漏极区域之上。
[0005]本专利技术的另一实施例提供了一种半导体器件，半导体器件包括金属栅极，位于半导体器件的沟道区域上方；栅极间隔件，位于金属栅极的侧壁上；第一衬垫层，位于栅极间隔件的侧壁上；介电部件，在俯视图中由第一衬垫层围绕，其中，介电部件的顶表面位于金属栅极的栅电极之上；以及导电部件，由介电部件划分为位于半导体器件的第一源极/漏极区域上方的第一段和位于半导体器件的第二源极/漏极区域上方的第二段。
[0006]本专利技术的又一实施例提供了一种形成半导体器件的方法，该方法包括：形成从衬底突出的鳍；在鳍上方形成第一伪栅极和第二伪栅极；在第一伪栅极和第二伪栅极上方沉积层间介电(ILD)层；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；图案化层间介电层，从而在第一伪栅极和第二伪栅极之间形成开口；在开口中沉积第一衬垫层；形成由第一衬垫层围绕的介电切割图案；去除层间介电层，从而形成接触沟槽；以及在接触沟槽中沉积导电材料，从而形成夹在第一金属栅极和第二金属栅极之间的接触件，其中，接触件由介电切割图案划分为第一段和第二段。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的立体图。
[0009]图2
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图7、图8A
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图8C、图9、图10A
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图10C、图11A
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图11C、图12A
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图12C、图13A
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图13C、图14A
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图14C、图15A
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图15C、图16A
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图16C、图17A
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图17C、图18A
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图18C、图19A
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图19C、图20A
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图20C、图21A
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图21C、图22A
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图22C和图23A
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图23C示出了根据一些实施例的FinFET器件在各个制造阶段处的各个视图(比如，平面图和截面图)。
[0010]图24、图25、图26、图27、图28和图29示出了根据一些可选实施例的在FinFET器件的制造中的中间阶段的截面图。
[0011]图30示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
[0012]以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。这种重复是为了简单和清晰的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0013]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。再者，当用“约”、“近似”等描述数值或数值范围时，除非另有规定，否则该术语旨在包括所描述数值
±
10％之内的数值。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。
[0014]本专利技术通常涉及半导体器件及其制造，并且更具体地涉及制造场效应晶体管(FET)，诸如鳍式FET(FinFETs)、纳米结构晶体管(比如，全环栅FET(GAA FETs)、纳米片晶体管、纳米线晶体管、多桥沟道FET、纳米带晶体管)，和/或其他FET的方法。本文所讨论的一些实施例在使用后栅工艺形成的FinFET的上下文中讨论。在其他实施例中，可以使用先栅极工艺。另外，一些实施例考虑在多栅极器件(诸如纳米结构晶体管)或平面器件(诸如平面FET)的其他类型中应用的方面。
[0015]在半导体制造中，在外延S/D部件上方形成接触沟槽(也称为接触孔洞或接触开口)之后，在外延S/D部件的顶表面上方形成源极/漏极(S/D)金属接触件(以下称为S/D接触件)。在S/D接触件之间形成作为接触件端部切割件的隔离部件(也称为接触隔离件或介电切割图案)，以隔离相邻的S/D接触件。然而，随着技术节点的发展，相邻的外延S/D部件之间的间距减小，以及相应地相邻的S/D接触件之间的间距减小，限制了形成S/D接触件和接触
隔离件的工艺窗口。例如，在光刻工艺期间，由于尺寸较小，位于接触隔离件上面的用于形成接触沟槽的图案化的硬掩模可能会被剥离。进一步地，使用传统氧化物材料填充S/D接触件之间的有限间距的接触隔离件可能不足以满足器件与时间相关电介质击本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：鳍，从衬底突出；第一栅极结构和第二栅极结构，位于所述鳍上方；介电切割图案，夹在所述第一栅极结构和第二栅极结构之间，其中，所述介电切割图案与所述鳍间隔开，并且其中，所述介电切割图案距所述衬底比所述第一栅极结构的第一栅电极和所述第二栅极结构的第二栅电极延伸地更远；衬垫层，在俯视图中围绕所述介电切割图案；以及导电部件，夹在所述第一栅极结构和所述第二栅极结构之间，其中，所述导电部件由所述介电切割图案划分为第一段和第二段，并且其中，所述导电部件的所述第一段位于所述鳍的源极/漏极区域之上。2.根据权利要求1所述的半导体器件，还包括：介电层，位于所述第一栅电极和所述第二栅电极上方并且与所述第一栅电极和所述第二栅电极接触，其中，所述介电层的顶表面与所述介电切割图案的顶表面齐平。3.根据权利要求1所述的半导体器件，还包括：第一栅极接触插塞和第二栅极接触插塞，分别位于所述第一栅电极和所述第二栅电极上方并且分别与所述第一栅电极和所述第二栅电极接触，其中，所述第一栅极接触插塞和所述第二栅极接触插塞的顶部部分分别与所述衬垫层的相对侧壁接触。4.根据权利要求1所述的半导体器件，其中，所述衬垫层是第一衬垫层，还包括：第二衬垫层，在所述俯视图中围绕所述导电部件的所述第一段和所述第二段中的每个。5.根据权利要求4所述的半导体器件，其中，所述第一衬垫层比所述第二内衬层厚。6.根据权利要求4所述的半导体器件，其中，所述第一衬...

【专利技术属性】
技术研发人员：黄麟淯，游力蓁，苏焕杰，庄正吉，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：