模块化堆叠硅封装组件制造技术

提供了一种芯片封装组件及其制造方法，该芯片封装组件及其制造方法提供可以与一个或多个芯片组匹配的模块化芯片堆叠。芯片组的使用使得相同的模块化堆叠能够用于大量不同的芯片封装组件设计，从而以很小的整体解决方案成本大幅缩短开发时间。成本大幅缩短开发时间。成本大幅缩短开发时间。

【技术实现步骤摘要】
【国外来华专利技术】IC管芯和功能IC管芯周围横向设置有介电填充层。
[0008]在又一实施例中，提供了一种制造芯片封装组件的方法，该方法包括(a)形成包括多个集成电路(IC)管芯和I/O IC管芯的芯片堆叠，I/O IC管芯具有暴露触点；(b)在I/O IC管芯的暴露触点上形成第一再分配层(RDL)；(c)将芯片组耦合到第一RDL；以及(d)将芯片组耦合到衬底。
附图说明
[0009]为了能够详细理解本专利技术的上述特征，可以通过参考实施例来对以上简要概述的本专利技术进行更详细的描述，其中一些实施例在附图中进行了说明。然而，需要注意的是，附图仅说明了本专利技术的典型实施例，并且因此不应当被视为对其范围的限制，因为本专利技术可以允许其他同样有效的实施例。
[0010]图1是芯片封装组件的示意性截面图，该芯片封装组件具有通过芯片封装组件的再分配层耦合到芯片堆叠的芯片组。
[0011]图2是图1的芯片封装组件的局部截面图，其示出了芯片封装组件的再分配层的一部分。
[0012]图3是用于制造芯片封装组件的方法的流程图，该芯片封装组件具有通过芯片封装组件的再分配层耦合到芯片堆叠的芯片组。
[0013]图4A
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图4F是图4的方法的不同阶段的芯片封装组件的示意性截面图。
[0014]图5是另一芯片封装组件的示意性截面图，该芯片封装组件具有通过芯片封装组件的再分配层耦合到芯片堆叠的芯片组。
[0015]图6是另一芯片封装组件的示意性截面图，该芯片封装组件具有通过芯片封装组件的再分配层耦合到芯片堆叠的芯片组。
[0016]图7是图6的芯片封装组件的示意性俯视图，其示出了设置在芯片堆叠周围(around)的辅助元件的示例性几何布置。
[0017]图8是另一芯片封装组件的示意性截面图，该芯片封装组件具有通过芯片封装组件的再分配层耦合到芯片堆叠的芯片组。
[0018]为了便于理解，在可能的情况下，使用相同的附图标记来表示图形中常见的相同元素。预期一个实施例的元素可以有益地并入其他实施例中。
具体实施方式
[0019]提供了一种芯片封装组件及其制造方法，该芯片封装组件及其制造方法包括可以与一个或多个芯片组匹配的模块化芯片堆叠。具有可扩展模块化芯片堆叠的一个或多个芯片组的使用可以高效地将大量不同的芯片封装组件设计推向市场，从而以很小的成本大幅缩短开发时间。芯片封装组件的模块化是通过利用在芯片堆叠的底部处的简单输入/输出集成电路(I/O IC)管芯来实现的。再分配层(RDL)用于将芯片堆叠的I/O IC管芯耦合到一个或多个芯片组。因此，I/O IC管芯允许在芯片堆叠中使用功能(即，存储器或逻辑)I/O管芯的几乎任何组合，这与RDL保持相同的连接占用空间(footpoint)。RDL制造的灵活性使得各种芯片组能够与单个I/O IC管芯设计一起使用。因此，I/O IC管芯/RDL接口允许功能IC管芯的很多不同组合与很多不同芯片组匹配，而无需为每个新应用设计和流片整个芯片封
装组件。
[0020]在下面描述的示例中，芯片封装组件包括芯片堆叠，该芯片堆叠利用再分配层(RDL)与芯片组互连。芯片堆叠可以作为芯片封装组件的整体子组件提供，该整体子组件可以在其他芯片封装组件中有益地使用。此外，作为芯片堆叠/RDL组件而组合的芯片堆叠和RDL也可以作为芯片封装组件的单一子组件提供，该单一子组件可以在使用各种芯片组的其他芯片封装组件中有益地使用。在一些示例中，至少一个芯片组嵌入到具有导电信号馈通(feed throughs)的芯片组层中，以实现高效接地和电源布线。芯片组层被配置为直接连接到芯片堆叠/RDL组件，以提供模块化组装技术，以允许使用不同的芯片堆叠和/或(多个)芯片组，而配置之间的开发和设计成本不高。
[0021]有益的是，以上描述以及以下进一步详述的配置和技术提供了模块化和可扩展的芯片封装组件。因此，与传统大型单片芯片解决方案相比，创建芯片封装组件的成本和开发时间显著改善。
[0022]现在转到图1，示出了芯片封装组件100的示意性截面图。芯片封装组件100包括芯片堆叠102，该芯片堆叠102通过再分配层(RDL)116耦合到芯片组112。芯片封装组件10还包括封装衬底134。芯片组112设置在芯片组层110中，该芯片组层110还包括多个导电信号馈通114。RDL 116的电路系统120被配置为在芯片封装组件100的范围内将封装衬底134的封装衬底电路系统142和芯片组112的电路系统与芯片堆叠102的电路系统连接。
[0023]芯片堆叠102嵌入模具化合物144中。芯片堆叠102和模具化合物144与RDL 116一起形成芯片堆叠/RDL组件146。芯片堆叠/RDL组件146与芯片组层110直接机械和电连接，并且通过芯片组层110连接到封装衬底134。
[0024]芯片堆叠102包括至少一个输入/输出集成电路(I/O IC)管芯104和至少一个功能IC管芯106。尽管在图1中，三个功能IC管芯106被示出为垂直堆叠在I/O IC管芯104之上，但功能IC管芯106的总数可以在从一个到芯片封装组件100中可以容纳的数目的范围内。此外，尽管图1中示出了单个IC管芯堆叠102，但附加的IC管芯堆叠可以横向设置在公共封装衬底134上，经由公共或单独的RDL 116通过一个或多个芯片组层110连接到公共封装衬底137。
[0025]I/O IC管芯104通常包括用于在IC管芯堆叠102内将RDL 116的电路系统120耦合到功能IC管芯106的电路系统的布线电路系统。I/O IC管芯104是一种简单的硅器件，其使得数据能够在多个复杂硅器件(即，功能IC管芯106)之间移动。I/O IC管芯104包括控制输入，该控制输入选择/使得数据能够从一个或多个复杂硅器件(例如，功能IC管芯106)被输入，并且然后以灵活的方式分配给一个或多个复杂硅器件。I/O IC管芯104与功能IC管芯106的不同之处在于，I/O IC管芯104的电路系统连接，因为I/O IC管芯电路系统对在功能IC管芯106之间或在功能IC管芯106与RDL 116的电路系统120之间传输的数据几乎或完全不进行处理。因此，I/O IC管芯104的电路系统比功能IC管芯106复杂很多个数量级。
[0026]在一个示例中，I/O IC管芯104的电路系统仅包括布线电路系统。在另一示例中，I/O IC管芯104的电路系统包括多路复用和解复用(mux and demux)电路系统。I/O IC管芯104的电路系统还可以包括时钟电路系统。如果需要在功能IC管芯106之间以及在功能IC管芯106的电路系统与RDL 116的电路系统120之间通过I/O IC管芯104来布线信号，则简单布线处理电路系统可以存在于I/O IC管芯104的电路系统中。
[0027]如上所述，一个或多个功能IC管芯106堆叠在I/O IC管芯104上。在芯片堆叠102中使用的功能IC管芯106中的一个或多个功能IC管芯包括但不限于可编程逻辑器件本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种芯片封装组件，包括：输入/输出集成电路(I/OIC)管芯，具有第一表面和第二表面；功能IC管芯，堆叠在所述I/OIC管芯的所述第一表面上；第一芯片组，具有耦合到所述I/O IC管芯的电路系统的电路系统；以及衬底，具有第一表面和第二表面，所述第一芯片组设置在所述衬底与所述I/O IC管芯之间，所述衬底具有衬底电路系统，所述衬底电路系统在所述芯片封装组件内通过所述第一芯片组和所述I/OIC管芯交换耦合到所述功能IC管芯的功能电路系统。2.根据权利要求1所述的芯片封装组件，还包括：第一再分配层(RDL)，将所述I/OIC管芯的所述第二表面耦合到所述第一芯片组。3.根据权利要求2所述的芯片封装组件，还包括：将所述I/O IC管芯的I/O电路系统直接连接到所述衬底电路系统同时旁路所述第一芯片组的电路系统。4.根据权利要求3所述的芯片封装组件，还包括：第一介电填充层，横向设置在所述第一芯片组周围；以及导电过孔，设置在所述第一介电填充层中，在所述I/O电路系统与所述衬底电路系统之间提供电连接。5.根据权利要求4所述的芯片封装组件，其中所述第一芯片组还包括：焊料连接件，将所述第一芯片组机械和电耦合到所述衬底。6.根据权利要求4所述的芯片封装组件，还包括：第二介电填充层，横向设置在所述I/OIC管芯和所述功能IC管芯周围；以及辅助元件，设置在所述第二介电填充层中，所述辅助元件耦合到所述第一RDL的第一RDL电路系统，其中所述辅助元件是电容器、虚设结构或芯片组。7.根据权利要求4所述的芯片封装组件，还包括：第二介电填充层，横向设置在所述I/OIC管芯和所述功能IC管芯周围；以及第二芯片组，在所述第二介电填充层中设置为与所述第一芯片组横向偏移，所述第二芯片组具有耦合到所述第一RDL的第一RDL电路系统的第二芯片组电路系统。8.根据权利要求7所述的芯片封装组件，其中所述第二芯片组是具有耦合到所述第一RDL的所述第一RDL电路系统的芯片组电路系统的多个芯片组中的一个芯片组。9.根据权...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：