一种多层高带宽存储器及其制造方法技术

本发明专利技术提供一种多层高带宽存储器，采用扇出型嵌入式元器件封装方式将高带宽存储器与逻辑芯片集成于一片晶圆上，提升了存储能力，并通过晶圆级凸点工艺使得封装效率得到提升。其包括：至少一个高带宽存储器芯片模块，每个高带宽存储器芯片模块包括N个垂直堆叠的高带宽存储器晶圆，且表面设置有与其电连接的第一金属连接层；逻辑芯片，其表面设置有与其电连接的第二金属连接层；塑封层，包覆高带宽存储器芯片模块、逻辑芯片、第一金属连接层、以及第二金属连接层，其第一表面设置有与第一、第二金属连接层电连接的重布线层及表面钝化层，第二表面设置有承载层；以及与重布线层电连接的凸点。凸点。凸点。

【技术实现步骤摘要】
一种多层高带宽存储器及其制造方法


[0001]本专利技术涉及半导体
，特别涉及一种多层高带宽存储器及其制造方法。

技术介绍

[0002]高带宽存储器(High Bandwidth Memory，HBM)是一种CPU/GPU内存芯片，即RAM。HBM包括垂直堆叠的多个DDR芯片，所述DDR芯片通过称为中介层(Interposer)的超快速互联方式连接至CPU或GPU或者直接与基板相连，进而实现大容量，高位宽的DDR组合阵列。
[0003]通常，所述HBM会与CPU、GPU一起封装组装成特定模块，然后连接至电路板上。在实际应用中，每个HBM中通常还需要配置一个逻辑芯片以执行DDR存储器管理任务。传统的HBM封装中，通常是将堆叠的DDR 芯片与逻辑芯片各自单独封装后在贴到基板上，整体封装效率较低。

技术实现思路

[0004]针对现有技术中的部分或全部问题，为了在保证功能的前提下提高封装效率，本专利技术一方面提供一种多层高带宽存储器，其将高带宽存储器与逻辑芯片集成于一片晶圆上，所述多层高带宽存储器包括：
[0005]至少一个高带宽存储器芯片模块，包括N个垂直堆叠的高带宽存储器晶圆；
[0006]逻辑芯片；
[0007]第一金属连接层，设置于所述高带宽存储器芯片模块的表面，与所述高带宽存储器芯片模块电连接；
[0008]第二金属连接层，设置于所述逻辑芯片的表面，与所述逻辑芯片电连接；
[0009]第一介质层，覆盖所述第一金属连接层及第二金属连接层的表面和间隙，但露出所述第一金属连接层及第二金属连接层的至少一个外接焊盘；
[0010]第二介质层，设置于所述第一金属连接层及第二金属连接层的下方；
[0011]塑封层，包覆所述高带宽存储器芯片模块、逻辑芯片、第一金属连接层、第一介质层、第二金属连接层以及第二介质层；
[0012]表面钝化层，设置于所述塑封层的第一表面，但露出所述第一金属连接层及第二金属连接层的至少一个外接焊盘；
[0013]重布线层，设置于所述表面钝化层表面，与所述第一金属连接层及第二金属连接层电连接；
[0014]凸点，电连接至所述重布线层；以及
[0015]承载层，设置于所述塑封层的第二表面。
[0016]进一步地，每个所述高带宽存储器芯片模块中的高带宽存储器晶圆之间通过微凸块相连。
[0017]进一步地，每个所述高带宽存储器芯片模块中的高带宽存储器晶圆数量相同或不同。
[0018]进一步地，每个所述高带宽存储器芯片模块中的高带宽存储器晶圆数量为1至4个。
[0019]进一步地，所述多层高带宽存储器结构包括多个所述逻辑芯片。
[0020]进一步地，所述高带宽存储器芯片模块与所述逻辑芯片交错布置。
[0021]进一步地，所述第一金属连接层实现对所述高带宽存储器芯片模块引脚的扇出功能。
[0022]进一步地，所述第二金属连接层实现对所述逻辑芯片引脚的扇出功能。
[0023]本专利技术另一方面提供一种如前所述的多层高带宽存储器的制造方法，包括：
[0024]形成高带宽存储器芯片模块；
[0025]在载片上覆盖临时键合层，并在其上形成第一金属连接层、第一介质层、第二金属连接层及第二介质层；
[0026]将所述高带宽存储器芯片模块及逻辑芯片分别贴装至所述第一金属连接层及第二金属连接层；
[0027]采用塑封材料包覆所述高带宽存储器芯片模块、逻辑芯片、第一金属连接层、第一介质层、第二金属连接层以及第二介质层，形成塑封层；
[0028]在所述塑封层的表面形成承载载片；
[0029]去除所述临时键合层及载片；
[0030]在所述塑封层的第二表面形成表面钝化层，去除部分表面钝化层，以暴露第一金属连接层及第二金属连接层的至少一个外接焊盘；
[0031]在所述表面钝化层上形成重布线层，使其与所述第一金属连接层及第二金属连接层电连接；
[0032]在一个或多个所述重布线层的外接焊盘上制作凸点；以及
[0033]减薄所述承载载片。
[0034]进一步地，所述制造方法还包括，对所述多层高带宽存储器进行通电测试。
[0035]本专利技术提供的一种多层高带宽存储器及其制造方法，创新性地采用了扇出型嵌入式元器件封装方式(Fan
‑
out ECP)将高带宽存储器(HBM) 与逻辑芯片集成于一片晶圆上，有效提升了HBM的存储能力，此外，其采用晶圆级凸点工艺(bumping)使得封装效率得到了较大的提升。
附图说明
[0036]为进一步阐明本专利技术的各实施例的以上和其它优点和特征，将参考附图来呈现本专利技术的各实施例的更具体的描述。可以理解，这些附图只描绘本专利技术的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
[0037]图1示出本专利技术一个实施例的多层高带宽存储器的横截面示意图；
[0038]图2示出本专利技术一个实施例的多层高带宽存储器的俯视图示意图；
[0039]图3A至图3G示出根据本专利技术的实施例形成多层高带宽存储器的过程的剖面示意图；以及
[0040]图4示出根据本专利技术的实施例形成三维叠层型封装结构的流程图。
具体实施方式
[0041]以下的描述中，参考各实施例对本专利技术进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本专利技术的专利技术点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本专利技术的实施例的全面理解。然而，本专利技术并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。
[0042]在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本专利技术的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
[0043]需要说明的是，本专利技术的实施例以特定顺序对工艺步骤进行描述，然而这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。相反，在本专利技术的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
[0044]传统的高带宽存储器(High Bandwidth Memory，HBM)通常是将HBM 芯片与逻辑芯片各自单个封装后贴到基板之上，当需要大容量HBM芯片时，这种封装形式的效率较低。为了在效提高封装效率的同时，保证甚至额外增加存储芯片的数量以实现更高的单元存储能力，本专利技术提供一种多层高带宽存储器及其制造方法，利用扇出型嵌入式元器件封装方式 (Fan
‑
out ECP)的形式可以将HBM芯片与逻辑芯片两种芯片同时整合在一起，一方面使得在实现同样功能的同时提高封装效率，另本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多层高带宽存储器，其特征在于，包括：至少一个高带宽存储器芯片模块，每个所述高带宽存储器芯片模块包括N个垂直堆叠的高带宽存储器晶圆，其中N为自然数；逻辑芯片，其被配置为控制所述高带宽存储器芯片模块；第一金属连接层，设置于所述高带宽存储器芯片模块的表面，与所述高带宽存储器芯片模块电连接；第二金属连接层，设置于所述逻辑芯片的表面，与所述逻辑芯片电连接；第一介质层，覆盖所述第一金属连接层及第二金属连接层的表面和间隙，但露出所述第一金属连接层及第二金属连接层的至少一个外接焊盘；第二介质层，设置于所述第一金属连接层及第二金属连接层的下方；塑封层，包覆所述高带宽存储器芯片模块、逻辑芯片、第一金属连接层、第一介质层、第二金属连接层以及第二介质层；表面钝化层，设置于所述塑封层的第一表面，但露出所述第一金属连接层及第二金属连接层的至少一个外接焊盘；重布线层，设置于所述表面钝化层表面，与所述第一金属连接层及第二金属连接层电连接；凸点，电连接至所述重布线层；以及承载层，设置于所述塑封层的第二表面。2.如权利要求1所述的多层高带宽存储器，其特征在于，每个所述高带宽存储器芯片模块中的高带宽存储器晶圆之间通过微凸块相连。3.如权利要求1所述的多层高带宽存储器，其特征在于，每个所述高带宽存储器芯片模块中的高带宽存储器晶圆数量相同或不同。4.如权利要求1所述的多层高带宽存储器，其特征在于，每个所述高带宽存储器芯片模块中的高带宽存储器晶圆数量为1至4个。5.如权利要...

【专利技术属性】
技术研发人员：吕锡明，苏梅英，
申请(专利权)人：华进半导体封装先导技术研发中心有限公司，
类型：发明
国别省市：