半导体封装的对位方法及半导体封装结构技术

本发明专利技术提供一种半导体封装的对位方法及半导体封装结构，所述对位方法包括提供具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片的承载基板，各第一芯片上具有第一标记，所述多个第一封装区域包含第一数量个对位封装区域，每一对位封装区域贴装有多个所述第一芯片以及至少一第二芯片，所述第二芯片上具有第二标记，所述第一标记与所述第二标记不同；根据各对位封装区域内的各第二芯片上的所述第二标记进行第一次对位，以确认所述承载基板上所述若干第一芯片的整体布局；依次根据各第一封装区域中的各第一芯片上的所述第一标记进行第二次对位，以确认每一第一封装区域的位置。本发明专利技术操作方便，且提升了对位精度。位精度。位精度。

【技术实现步骤摘要】
半导体封装的对位方法及半导体封装结构


[0001]本专利技术属于半导体封装
，特别是关于一种半导体封装的对位方法以及半导体封装结构。

技术介绍

[0002]扇入型封装及扇出型封装过程中，一般涉及芯片的重构。目前重构芯片大多采用步进式的曝光方式，针对每个封装区域进行对位，该种方式可以最大程度的保证每个封装区域中的芯片偏移最小。具体的，此种曝光方式中，对位过程一般包含粗对位和细对位，在两次对位中，所抓取的对位标记均相同，这样抓取对位标记的方法较易产生问题。原因是，请参考图1A，图1A为现有技术中理想情况下贴片效果的示意图，如图1A所示，各芯片10精准地贴装于承载基板20上的预定位置上。而实际贴装芯片的过程中，由于承载基板(carrier)20上的标记(mark)磨损或设备机台精度等问题，往往会导致贴装于承载基板20上的芯片10出现整体偏移的问题，请参考图1B，图1B为现有技术中芯片整体偏移的示意图。进一步的，如图1A及图1B所示，每一芯片10上的对位标记11均相同，从而在对位过程中所抓取的对位标记并无特殊性，导致曝光过程中曝光设备进行粗对位时会产生抓错行列的问题，导致曝光偏移整行整列，造成返工或者良率损失的问题。
[0003]现有技术中，为了解决这一问题，处理方式是在晶圆承载基板上特定的识别位置不粘贴芯片。但这样一来，在后续进行第一层光刻时，不粘贴芯片的位置由于无特殊对位点，需手动调试对位点，造成操作上的不便。

技术实现思路

[0004]为了克服现有技术的不足，提供一种半导体封装的对位方法及半导体封装结构。
[0005]为了达到上述目的，本专利技术提出一种半导体封装的对位方法，其包括：步骤A，提供承载基板，所述承载基板上具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片，各第一芯片上具有第一标记，所述多个第一封装区域包含第一数量个对位封装区域，每一对位封装区域贴装有多个所述第一芯片以及至少一第二芯片，所述第二芯片上具有第二标记，所述第一标记与所述第二标记不同；以及步骤B，根据各对位封装区域内的各第二芯片上的所述第二标记进行第一次对位，以确认所述承载基板上所述若干第一芯片的整体布局；依次根据各第一封装区域中的各第一芯片上的所述第一标记进行第二次对位，以确认每一第一封装区域的位置。
[0006]作为本专利技术一实施方式的进一步改进，步骤A还包括，根据一预设贴装图谱，将所述若干第一芯片及各第二芯片装贴于所述承载基板上。
[0007]作为本专利技术一实施方式的进一步改进，步骤A中，所述第一数量个对位封装区域分别邻近所述承载基板的不同侧，所述不同侧为所述承载基板的相对侧或相邻侧，其中第一数量介于3至10之间。
[0008]作为本专利技术一实施方式的进一步改进，每一对位封装区域包含至少2*2个芯片，且
每一对位封装区域中的所述第二芯片的排列位置相同或不同。
[0009]作为本专利技术一实施方式的进一步改进，所述第一标记为十字标记、十字箭头标记、方块标记的其中之一；所述第二标记为十字标记、十字箭头标记、方块标记的其中另一。
[0010]作为本专利技术一实施方式的进一步改进，所述第二芯片为废芯片或空白芯片。
[0011]作为本专利技术一实施方式的进一步改进，于每一对位封装区域中，所述第二芯片与各第一芯片的排列步进尺寸相同。
[0012]作为本专利技术一实施方式的进一步改进，步骤B之前还包括，于所述承载基板上形成塑封层，所述塑封层覆盖各第一芯片及各第二芯片，移除所述承载基板；步骤B还包括，于所述若干第一芯片上利用光刻工艺形成金属图案以形成重布线层。
[0013]此外，本专利技术还提出一种半导体封装结构，其包含承载基板，所述承载基板具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片，各第一芯片上具有第一标记，所述多个第一封装区域中包含第一数量个对位封装区域，每一对位封装区域贴装有多个所述第一芯片以及至少一第二芯片，所述第二芯片上具有第二标记，所述第一标记与所述第二标记不同，其中，各对位封装区域内的各第二芯片上的所述第二标记用于进行第一次对位，以确认所述承载基板上所述若干第一芯片的整体布局；各第一封装区域中的各第一芯片上的所述第一标记用于进行第二次对位，以确认每一第一封装区域的位置。
[0014]作为本专利技术一实施方式的进一步改进，所述第一数量个对位封装区域分别邻近所述承载基板的不同侧，所述不同侧为所述承载基板的相对侧或相邻侧，其中第一数量介于3至10之间。
[0015]作为本专利技术一实施方式的进一步改进，每一对位封装区域包含至少2*2个芯片，且每一对位封装区域中的所述第二芯片的排列位置相同或不同。
[0016]作为本专利技术一实施方式的进一步改进，所述第一标记为十字标记、十字箭头标记、方块标记的其中之一；所述第二标记为十字标记、十字箭头标记、方块标记的其中另一。
[0017]作为本专利技术一实施方式的进一步改进，所述第二芯片为废芯片或空白芯片。
[0018]作为本专利技术一实施方式的进一步改进，于每一对位封装区域中，所述第二芯片与各第一芯片的排列步进尺寸相同。
[0019]与现有技术相比，本专利技术的半导体封装的对位方法及半导体封装结构，于承载基板上的特定位置贴装具有特殊标记的第二芯片，所述特殊标记不同于实际芯片上的一般标记，如此，可有效解决扇入型(fan
‑
in)封装及扇出型(fan
‑
out)封装产品在曝光过程中出现整行整列偏移的问题，提升了对位精度。进一步的，本专利技术仅在承载基板上的特定位置贴装具有特殊标记的第二芯片，不会影响实际芯片(real die)的整体良率，且避免了在第一层光刻中手动干预操作，从而方法简单且操作性强，可以有效应用到生产作业中。
[0020]为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
[0021]图1A为现有技术中理想情况下贴片效果的示意图；图1B为现有技术中芯片整体偏移的示意图；图2为本专利技术的半导体封装的对位方法的流程图；
图3为本专利技术的半导体封装结构的示意图；图4A及图4B为本专利技术的半导体封装的对位方法中将各芯片贴装于承载基板的示意图；图5为图3中一对位封装区域一实施例的放大示意图；图6为图3中一对位封装区域的另一实施例的放大示意图。
具体实施方式
[0022]为了使本专利技术的目的、技术方案及优点更加清楚明白，下面结合实施例及附图，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。
[0023]本专利技术实施例首先提供了一种半导体封装的对位方法，请参考图2、图3及图5，图2为所述对位方法的流程示意图，图3为本专利技术的半导体封装结构的示意图，图5为图3中一对位封装区域一实施例的放大示意图；所述对位方法包括：步骤A(S100)，提供承载基板100，所述承载基板100上具有多个第一封装区域以及贴装于所述多个第一封装区域内的若本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装的对位方法，其特征在于，包括：步骤A，提供承载基板，所述承载基板上具有多个第一封装区域以及贴装于所述多个第一封装区域内的若干第一芯片，各第一芯片上具有第一标记，所述多个第一封装区域包含第一数量个对位封装区域，每一对位封装区域贴装有多个所述第一芯片以及至少一第二芯片，所述第二芯片上具有第二标记，所述第一标记与所述第二标记不同；以及步骤B，根据各对位封装区域内的各第二芯片上的所述第二标记进行第一次对位，以确认所述承载基板上所述若干第一芯片的整体布局；依次根据各第一封装区域中的各第一芯片上的所述第一标记进行第二次对位，以确认每一第一封装区域的位置。2.根据权利要求1所述的半导体封装的对位方法，其特征在于，步骤A还包括，根据一预设贴装图谱，将所述若干第一芯片及各第二芯片装贴于所述承载基板上。3.根据权利要求1所述的半导体封装的对位方法，其特征在于，步骤A中，所述第一数量个对位封装区域分别邻近所述承载基板的不同侧，所述不同侧为所述承载基板的相对侧或相邻侧，其中第一数量介于3至10之间。4.根据权利要求1所述的半导体封装的对位方法，其特征在于，每一对位封装区域包含至少2*2个芯片，且每一对位封装区域中的所述第二芯片的排列位置相同或不同。5.根据权利要求1所述的半导体封装的对位方法，其特征在于，所述第一标记为十字标记、十字箭头标记、方块标记的其中之一；所述第二标记为十字标记、十字箭头标记、方块标记的其中另一。6.根据权利要求1所述的半导体封装的对位方法，其特征在于，所述第二芯片为废芯片或空白芯片。7.根据权利要求1所述的半导体封装的对位方法，其特征在于，于每一对位封装区域中，所述第二芯片与各第一芯片的排列步进尺寸相同。8.根据权利要求1所述...

【专利技术属性】
技术研发人员：徐霞，徐虹，高强，李开开，
申请(专利权)人：江阴长电先进封装有限公司，
类型：发明
国别省市：