静电保护结构制造技术

本发明专利技术提供一种静电保护结构，包括：半导体衬底，具有第一阱区及与所述第一阱区相邻设置的第二阱区；第一掺杂区，形成于所述第一阱区及所述第二阱区交界处的表层中；第二掺杂区，形成于所述第一阱区的表层中；第三掺杂区，形成于所述第二阱区的表层中；MOS管，包括栅极、漏区及源区，形成于所述第一掺杂区与所述第二掺杂区之间或形成于所述第一掺杂区与所述第三掺杂区之间，且所述栅极及所述漏区与所述第一掺杂区短接。通过本发明专利技术解决了现有的SCR静电防护结构维持电压偏低，易发生闩锁效应的问题。应的问题。应的问题。

【技术实现步骤摘要】
静电保护结构


[0001]本专利技术涉及静电防护器件领域，特别是涉及一种静电保护结构。

技术介绍

[0002]半导体器件芯片在制造、测试、封装、运输及使用过程中都有可能受到静电放电(ESD)的破坏，从而造成一定的损失。目前，可控硅(Silicon Controlled Rectifier，SCR)器件结构因由PNP和NPN耦合形成，具有维持电压低，导通电阻小的优点而被用于ESD静电防护。
[0003]SCR静电防护器件可以导通大量的电流，使多余的电荷得以快速泄放，防止内部电路被损坏，而且，仅需消耗很小一部分芯片面积即可实现较高等级的ESD防护。然而，现有的常规SCR结构器件的维持电压偏低，小于工作电压(VDD)，因此，容易发生闩锁效应，导致芯片烧毁。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种静电保护结构，用于解决现有的SCR静电防护结构维持电压偏低，易发生闩锁效应的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种静电保护结构，所述结构包括：
[0006]半导体衬底，具有第一阱区及与所述第一阱区相邻设置的第二阱区；
[0007]第一掺杂区，形成于所述第一阱区及所述第二阱区交界处的表层中；
[0008]第二掺杂区，形成于所述第一阱区的表层中；
[0009]第三掺杂区，形成于所述第二阱区的表层中；
[0010]MOS管，包括栅极、漏区及源区，形成于所述第一掺杂区与所述第二掺杂区之间或形成于所述第一掺杂区与所述第三掺杂区之间，且所述栅极及所述漏区与所述第一掺杂区短接；
[0011]其中，当所述MOS管形成于所述第一掺杂区与所述第二掺杂区之间时，所述源区与所述第二掺杂区连接至第一电压，当所述MOS管形成于所述第一掺杂区与所述第三掺杂区之间时，所述源区与所述第三掺杂区连接至第二电压。
[0012]可选地，形成于所述第一掺杂区与所述第二掺杂区之间的所述MOS管为PMOS管。
[0013]可选地，所述第一阱区为N阱，所述第二阱区为P阱；所述第一掺杂区及所述第二掺杂区的离子掺杂类型相同，均为N型；所述第三掺杂区的离子掺杂类型为P型。
[0014]可选地，所述结构还包括第四掺杂区，形成于所述第二阱区的表层中，且位于所述第一掺杂区与所述第三掺杂区之间，并连接至所述第二电压。
[0015]可选地，所述第四掺杂区的离子掺杂类型为N型。
[0016]可选地，形成于所述第一掺杂区与所述第三掺杂区之间的所述MOS管为NMOS管。
[0017]可选地，所述第一阱区为N阱，所述第二阱区为P阱；所述第一掺杂区及所述第三掺杂区的离子掺杂类型相同，均为P型；所述第二掺杂区的离子掺杂类型为N型。
[0018]可选地，所述结构还包括第五掺杂区，形成于第一阱区的表层中，且位于所述第一掺杂区与所述第二掺杂区之间，并连接至所述第一电压。
[0019]可选地，所述第五掺杂区的离子掺杂类型为P型。
[0020]可选地，所述MOS管还包括LDD区，形成于所述MOS管的所述栅极的两侧，并部分延伸至所述栅极的下方。
[0021]可选地，所述LDD区的离子掺杂类型与所述MOS管的所述源区及所述漏区的离子掺杂类型相同。
[0022]如上所述，本专利技术的静电保护结构，通过于N型阱区中嵌入PMOS管或于P型阱区中嵌入NMOS管，有效降低器件结构的导通电阻，提高维持电压，以避免发生闩锁效应。
附图说明
[0023]图1显示为本专利技术实施例一所提供的静电保护结构的剖面结构示意图。
[0024]图2～图6显示为本专利技术实施例一所提供的静电保护结构的制备过程的剖面结构示意图。
[0025]图7显示本专利技术实施例一所提供的静电保护结构的剖面结构及其等效电路示意图。
[0026]图8显示为本专利技术实施例二所提供的静电保护结构的剖面结构示意图。
[0027]图9显示为本专利技术实施例二所提供的静电保护结构的剖面结构及其等效电路示意图。
[0028]附图标号说明
[0029]10：半导体衬底；11：第一阱区；12：第二阱区；21：第一掺杂区；22：第二掺杂区；23：第三掺杂区；24：第四掺杂区；25：第五掺杂区；30：PMOS管；31：第一栅极；32：第一漏区；33：第一源区；34：第一LDD区；40：浅沟槽隔离结构；50：NMOS管；51：第二栅极；52：第二漏区；53：第三源区；54：第二LDD区
具体实施方式
[0030]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0031]请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0032]如图6及图8所示，本实施例提供一种静电保护结构，所述结构包括：
[0033]半导体衬底10，具有第一阱区11及与所述第一阱区11相邻设置的第二阱区12；
[0034]第一掺杂区21，形成于所述第一阱区11及所述第二阱区12交界处的表层中；
[0035]第二掺杂区22，形成于所述第一阱区11的表层中；
[0036]第三掺杂区23，形成于所述第二阱区12的表层中；
[0037]MOS管，包括栅极、漏区及源区，形成于所述第一掺杂区21与所述第二掺杂区22之间或形成于所述第一掺杂区21与所述第三掺杂区23之间，且所述栅极及所述漏区与所述第一掺杂区21短接；
[0038]其中，当所述MOS管形成于所述第一掺杂区21与所述第二掺杂区22之间时，所述源区与所述第二掺杂区22连接至第一电压VDD，当所述MOS管形成于所述第一掺杂区21与所述第三掺杂区23之间时，所述源区与所述第三掺杂区23连接至第二电压。
[0039]本实施例中，所述半导体衬底10为P型衬底。所述第一电压VDD为工作电压，所述第二电压VSS为接地端电压。
[0040]具体的，所述MOS管还包括LDD区，形成于所述MOS管的所述栅极的两侧，并部分延伸至所述栅极的下方。
[0041]作为示例，所述LDD区的离子掺杂类型与所述MOS管的所述源区及所述漏区的离子掺杂类型相同。本实施例中，所述LDD区为轻掺杂漏区，用于提高器件的可靠性。
[0042]实施例一
[0043]具体的，形成于所述第一掺杂区21与所述第二掺杂区22之间的所述MOS管为PMOS管30。
[0044]如图7所示，本实施例中，所述PMOS管30的栅极为第一栅极31，其漏区为第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护结构，其特征在于，所述结构包括：半导体衬底，具有第一阱区及与所述第一阱区相邻设置的第二阱区；第一掺杂区，形成于所述第一阱区及所述第二阱区交界处的表层中；第二掺杂区，形成于所述第一阱区的表层中；第三掺杂区，形成于所述第二阱区的表层中；MOS管，包括栅极、漏区及源区，形成于所述第一掺杂区与所述第二掺杂区之间或形成于所述第一掺杂区与所述第三掺杂区之间，且所述栅极及所述漏区与所述第一掺杂区短接；其中，当所述MOS管形成于所述第一掺杂区与所述第二掺杂区之间时，所述源区与所述第二掺杂区连接至第一电压，当所述MOS管形成于所述第一掺杂区与所述第三掺杂区之间时，所述源区与所述第三掺杂区连接至第二电压。2.根据权利要求1所述的静电保护结构，其特征在于，形成于所述第一掺杂区与所述第二掺杂区之间的所述MOS管为PMOS管。3.根据权利要求2所述的静电保护结构，其特征在于，所述第一阱区为N阱，所述第二阱区为P阱；所述第一掺杂区及所述第二掺杂区的离子掺杂类型相同，均为N型；所述第三掺杂区的离子掺杂类型为P型。4.根据权利要求1～3任一项所述的静电保护结构，其特征在于，所述结构还包括第四掺杂区，形成于所述第二阱区的...

【专利技术属性】
技术研发人员：范炜盛，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：