无源静电放电传感器和用于检测静电放电的方法技术

本公开的实施例涉及无源静电放电传感器和用于检测静电放电的方法。集成电路由具有半导体衬底的半导体部件和包括金属层的互连部件形成。静电放电传感器包括半导体部件中的半导体结构和互连部件中的金属天线网络。静电放电传感器具有在半导体结构中具有电阻性链路或电容性链路或PN结链路之一的至少一对两个节点。耦合到至少一对两个节点中的节点的天线网络的天线展现出形状不对称性和尺寸不对称性之一。性之一。性之一。

【技术实现步骤摘要】
无源静电放电传感器和用于检测静电放电的方法
[0001]优先权要求
[0002]本申请要求于2021年5月25日提交的法国专利申请No.2105435的优先权，该申请的全部内容在法律允许的最大程度上通过引用结合于此。


[0003]具体实施方式和实施例涉及集成电路，尤其涉及包括静电放电传感器的集成电路。

技术介绍

[0004]静电放电(ESD)可在制造集成电路的步骤期间发生且使集成电路的组件降级。例如，用于等离子体蚀刻的方法可以在集成电路的器件(例如金属氧化物半导体(MOS)晶体管)的物理节点上产生电荷。静电放电在装置的物理节点上的累积可在这些节点之间产生电位差，其可在静电放电期间引起存在于所述节点之间的材料的降解(击穿)。
[0005]这种类型的降解在很大程度上是随机的，并且希望能够检测，标识和量化静电放电现象，例如在测试和表征产品的阶段期间。
[0006]因此，用于量化集成电路被静电放电损伤的风险的方法，例如根据带电器件模型(CDM)，可以包括其中将器件的节点充电到给定电压，然后放电的阶段。根据各个节点的放电动本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：半导体部件，包括半导体衬底；互连部件，包括金属层级；以及静电放电传感器，包括在所述半导体部件中的半导体结构和在所述互连部件中的金属的天线网络；所述静电放电传感器包括：至少一对两个节点，在所述半导体结构中具有电阻性链路或电容性链路或PN结链路之一；以及所述天线网络的第一天线和第二天线，分别连接到所述至少一对的所述节点，其中所述第一天线和所述第二天线具有形状不对称性和尺寸不对称性中的一项或多项；其中所述静电放电传感器响应于感测到静电放电而对所述半导体结构中的所述电阻性链路或所述电容性链路或所述PN结链路中的所述一项展现结构修改。2.根据权利要求1所述的集成电路，其中所述第一天线和所述第二天线的所述尺寸不对称性对应于所述第一天线和所述第二天线的表面积的比率大于或等于10。3.根据权利要求1所述的集成电路，其中所述第一天线和所述第二天线的所述形状不对称性对应于所述第一天线和所述第二天线中的一个天线具有包括分支的耙形状，所述分支贯穿相应金属层级中的若干表面单元，而所述第一天线和所述第二天线中的另一个天线具有仅覆盖所述对应金属层级中的一个表面单元的板形状。4.根据权利要求1所述的集成电路，其中所述集成电路包括若干静电放电传感器，并且其中用于每个传感器的所述天线网络位于对应金属层级中。5.根据权利要求1所述的集成电路，其中所述半导体结构包括位于所述半导体衬底的前表面上的多晶硅条。6.根据权利要求5所述的集成电路，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中所述多晶硅条形成所述对的所述节点之间的所述电阻性链路。7.根据权利要求5所述的集成电路，进一步包括介电层，所述介电层位于所述多晶硅条与所述半导体衬底之间，其中所述至少一对两个节点包括具有所述电容性链路的一对两个节点，其中所述多晶硅条、所述介电层和所述半导体衬底的重叠在所述对的所述节点之间形成所述电容性链路。8.根据权利要求1所述的集成电路，其中所述半导体结构包括所述半导体衬底中的至少一个掺杂区。9.根据权利要求8所述的集成电路，其中所述至少一个掺杂区包括由半金属化合物制成的表面层，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中半金属化合物的所述表面层形成所述对的所述节点之间的所述电阻性链路。10.根据权利要求1所述的集成电路，其中所述半导体结构包括在所述半导体衬底中的第一类型的第一掺杂区和在所述半导体衬底中的与所述第一类型相对的第二类型的第二掺杂区，其中所述至少一对两个节点包括具有PN结链路的一对两个节点，其中所述第一掺杂区与所述第二掺杂区之间的交界面形成所述对的所述节点之间的所述PN结链路。11.根据权利要求1所述的集成电路，其中所述半导体结构包括在所述半导体...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：