本公开的实施例涉及无源静电放电传感器和用于检测静电放电的方法。集成电路由具有半导体衬底的半导体部件和包括金属层的互连部件形成。静电放电传感器包括半导体部件中的半导体结构和互连部件中的金属天线网络。静电放电传感器具有在半导体结构中具有电阻性链路或电容性链路或PN结链路之一的至少一对两个节点。耦合到至少一对两个节点中的节点的天线网络的天线展现出形状不对称性和尺寸不对称性之一。性之一。性之一。
【技术实现步骤摘要】
无源静电放电传感器和用于检测静电放电的方法
[0001]优先权要求
[0002]本申请要求于2021年5月25日提交的法国专利申请No.2105435的优先权，该申请的全部内容在法律允许的最大程度上通过引用结合于此。
[0003]具体实施方式和实施例涉及集成电路，尤其涉及包括静电放电传感器的集成电路。
技术介绍
[0004]静电放电(ESD)可在制造集成电路的步骤期间发生且使集成电路的组件降级。例如，用于等离子体蚀刻的方法可以在集成电路的器件(例如金属氧化物半导体(MOS)晶体管)的物理节点上产生电荷。静电放电在装置的物理节点上的累积可在这些节点之间产生电位差，其可在静电放电期间引起存在于所述节点之间的材料的降解(击穿)。
[0005]这种类型的降解在很大程度上是随机的，并且希望能够检测，标识和量化静电放电现象，例如在测试和表征产品的阶段期间。
[0006]因此，用于量化集成电路被静电放电损伤的风险的方法，例如根据带电器件模型(CDM)，可以包括其中将器件的节点充电到给定电压，然后放电的阶段。根据各个节点的放电动态特性，两个节点之间的电位差可能由于静电放电而产生退化。
[0007]这里同样希望能够检测，标识和量化静电放电现象。
[0008]存在对静电放电问题的常规预防解决方案，例如允许经由专用二极管局部地排空静电放电。也就是说，这种类型的预防性和局部解决方案不允许标识和量化静电放电。
[0009]常规的检测解决方案可以允许标识在测试设备中发生的降级，但是通常不是非常敏感并且具有很少的可能测量。例如，当测试器件是MOS晶体管时，可以检测到栅极氧化物的击穿，但是不能单独测量导电区或栅极区的退化。因此，集成电路的组件的特性可以轻微且不可标识的方式个别地偏离，但在整个产品上显著偏离(此偏离通常称为“角效应”)，而无需常规解决方案来检测所述偏离。
[0010]因此，在本领域中需要配备有静电放电传感器的集成电路，该静电放电传感器能够以增加的灵敏度检测各种类型的特性退化和偏差。
技术实现思路
[0011]根据一个方面，在这方面提出了一种集成电路，其包括：半导体部件，其包括半导体衬底；互连部件，其包括金属层；以及静电放电传感器，其包括在所述半导体部件中的半导体结构和在所述互连部件中的金属天线网络，所述传感器包括在所述半导体结构中具有电阻性链路或电容性链路或PN结链路的至少一对两个节点；以及天线网络的天线，其具有形状不对称性和/或尺寸不对称性，天线网络的天线分别连接到每对的所述节点。
[0012]分别连接到每对传感器的两个节点的天线的形状不对称性和尺寸不对称性允许
放大传感器的物理节点上的静电荷的累积的差异，并且因此放大这些节点之间的电势的差异，这可以在静电放电期间产生存在于所述节点之间的材料的劣化。
[0013]类似地，天线的形状不对称性和尺寸不对称性可以放大对应对的节点的放电动态特性的差异，从而放大在所述节点的放电期间出现的电势的差异，这可以通过静电放电产生存在于所述节点之间的材料的劣化。
[0014]因此，导致相对弱的静电放电的现象(电荷积累或放电动力学的差异)被放大并且可以通过传感器对的节点之间存在的材料的降解来检测。相对弱的静电放电是可以引起链路特性的偏差而没有可观察到的恶化的静电放电。因此，根据该方面提出的传感器具有增加的灵敏度。
[0015]此外，传感器的各种可能对的节点之间的各种类型的链路允许具有大量的测量，这可以表示产生静电放电的各种现象。例如，一个节点可以专用于在它们之间具有给定链路(电阻性，电容性，PN结)的单对两个节点，或者相对地，该节点可以属于在它们之间具有不同或不同链路(电阻性，电容性，PN结)的数对两个节点。
[0016]根据一种实现方式，分别连接到每对节点的天线在大小上具有不对称性，其中它们的表面积的比率大于或等于10。实际上，连接到传感器对的两个节点的两个天线之间的尺寸差异(不对称性)在该对的两个节点上的电荷积累之间引入了基本上成比例的差异。天线的尺寸也影响该对节点的放电动态。
[0017]根据一种实现方式，分别连接到每对节点的天线在形状上具有不对称性，其中一个天线具有包括分支的耙的形状，所述分支适于穿过对应金属层级中的若干表面单元，而另一个天线具有仅覆盖对应金属层级中的一个表面单元的板的形状。
[0018]实际上，耙形比板形延伸更大的伸展，这允许在各个区域中比板的局部位置更全面地积累电荷。因此，连接到传感器对的两个节点的两个天线之间的形状差异(不对称性)在此也引入该对的两个节点上的电荷累积之间的差异。
[0019]根据一个实施方式，集成电路包括多个静电放电传感器，每个传感器的天线网络位于对应的金属层。例如，这允许标识一层金属是否比另一层更可能引起静电放电。
[0020]根据一个实施方式，半导体结构包括位于半导体衬底前表面上的多晶硅条。
[0021]根据一个实施方式，所述至少一对传感器包括具有电阻性链路的一对两个节点，多晶硅条在所述对的节点之间形成电阻性链路。
[0022]根据一个实施方式，电介质层位于多晶硅条和半导体衬底之间，所述至少一对传感器包括具有电容性链路的一对两个节点，多晶硅条、电介质层和半导体衬底的重叠在所述对的节点之间形成电容性链路。
[0023]根据一个实施方式，半导体结构包括半导体衬底中的至少一个掺杂区。
[0024]根据一个实施方式，所述至少一个掺杂区包括半金属化合物的表面层，所述至少一对传感器包括具有电阻性链路的一对两个节点，金属化合物的表面层形成所述对的节点之间的电阻性链路。
[0025]半金属化合物，也称为金属间化合物，是金属材料和半导体材料通过化学键的缔合，例如金属硅化物，通常是铜或钨的硅化物。
[0026]根据一个实施方式，半导体结构包括半导体衬底中的第一类型的第一掺杂区和半导体衬底中的与第一掺杂区相对的第二类型的第二掺杂区，所述至少一对传感器包括具有
PN结链路的一对两个节点，第一掺杂区和第二掺杂区之间的交界面形成所述对的节点之间的PN结链路。
[0027]根据一种实现方式，半导体结构包括在半导体衬底和载体衬底之间的掩埋氧化物区域，所述至少一对传感器包括具有电容性链路的一对两个节点，半导体衬底、掩埋氧化物区域和载体衬底的重叠在所述对的节点之间形成电容性链路。
[0028]这对应于绝缘体上硅(SOI)类型的衬底，其中载体衬底(称为“背栅极”)与半导体衬底之间的电容性接口用作一对传感器的节点之间的电容性链路。
[0029]根据另一方面，提出了一种用于检测静电放电的方法，该方法包括如上定义的集成电路的制造，以及测量步骤，该测量步骤包括所述至少一对节点之间的链路的表征，以及判定步骤，该判定步骤包括所测量的表征与对应的电阻、电容或PN结链路的标称特性之间的比较。
[0030]根据一个实施例，金属层的制造包括将天线网络暴露于带电等离子体环境。
[0031]根据一本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路，包括：半导体部件，包括半导体衬底；互连部件，包括金属层级；以及静电放电传感器，包括在所述半导体部件中的半导体结构和在所述互连部件中的金属的天线网络；所述静电放电传感器包括：至少一对两个节点，在所述半导体结构中具有电阻性链路或电容性链路或PN结链路之一；以及所述天线网络的第一天线和第二天线，分别连接到所述至少一对的所述节点，其中所述第一天线和所述第二天线具有形状不对称性和尺寸不对称性中的一项或多项；其中所述静电放电传感器响应于感测到静电放电而对所述半导体结构中的所述电阻性链路或所述电容性链路或所述PN结链路中的所述一项展现结构修改。2.根据权利要求1所述的集成电路，其中所述第一天线和所述第二天线的所述尺寸不对称性对应于所述第一天线和所述第二天线的表面积的比率大于或等于10。3.根据权利要求1所述的集成电路，其中所述第一天线和所述第二天线的所述形状不对称性对应于所述第一天线和所述第二天线中的一个天线具有包括分支的耙形状，所述分支贯穿相应金属层级中的若干表面单元，而所述第一天线和所述第二天线中的另一个天线具有仅覆盖所述对应金属层级中的一个表面单元的板形状。4.根据权利要求1所述的集成电路，其中所述集成电路包括若干静电放电传感器，并且其中用于每个传感器的所述天线网络位于对应金属层级中。5.根据权利要求1所述的集成电路，其中所述半导体结构包括位于所述半导体衬底的前表面上的多晶硅条。6.根据权利要求5所述的集成电路，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中所述多晶硅条形成所述对的所述节点之间的所述电阻性链路。7.根据权利要求5所述的集成电路，进一步包括介电层，所述介电层位于所述多晶硅条与所述半导体衬底之间，其中所述至少一对两个节点包括具有所述电容性链路的一对两个节点，其中所述多晶硅条、所述介电层和所述半导体衬底的重叠在所述对的所述节点之间形成所述电容性链路。8.根据权利要求1所述的集成电路，其中所述半导体结构包括所述半导体衬底中的至少一个掺杂区。9.根据权利要求8所述的集成电路，其中所述至少一个掺杂区包括由半金属化合物制成的表面层，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中半金属化合物的所述表面层形成所述对的所述节点之间的所述电阻性链路。10.根据权利要求1所述的集成电路，其中所述半导体结构包括在所述半导体衬底中的第一类型的第一掺杂区和在所述半导体衬底中的与所述第一类型相对的第二类型的第二掺杂区，其中所述至少一对两个节点包括具有PN结链路的一对两个节点，其中所述第一掺杂区与所述第二掺杂区之间的交界面形成所述对的所述节点之间的所述PN结链路。11.根据权利要求1所述的集成电路，其中所述半导体结构包括在所述半导体...
【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：
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