半导体保护器件制造技术

一种半导体保护器件包括：N型外延层；设置在N型外延层的上表面上的器件隔离层；设置在器件隔离层下面的N型漂移区；设置在N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，分别设置为与器件隔离层接触并与N型漂移区间隔开；第一P型掺杂区和第二P型掺杂区，分别设置在第一P型漂移区和第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别设置在第一P型漂移区和第二P型漂移区中以分别与第一P型掺杂区和第二P型掺杂区间隔开并设置为与器件隔离层接触；以及第一接触层和第二接触层，分别设置为覆盖第一N型浮置阱和第二N型浮置阱，以与器件隔离层接触。器件隔离层接触。器件隔离层接触。

【技术实现步骤摘要】
半导体保护器件


[0001]本公开总体上涉及半导体器件，更具体地，涉及半导体器件的保护。

技术介绍

[0002]半导体系统(诸如片上系统(SOC)、微控制器单元(MCU)或显示驱动器IC(DDI))可以包括多个外围器件，该多个外围器件包括处理器、存储器、逻辑电路、音频和图像处理电路、各种接口电路等。半导体保护器件可以提供在这些外围器件中以防止静电放电(ESD)或电过应力(EOS)。

技术实现思路

[0003]示例实施方式提供一种具有改进的击穿电压特性和降低的导通电阻R
ON
的半导体保护器件。
[0004]根据一示例实施方式，一种半导体保护器件包括：在P型衬底上的N型掩埋层；在N型掩埋层上的N型外延层；在N型外延层的上表面上的器件隔离层；在器件隔离层下面的N型漂移区；在N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，第一P型漂移区和第二P型漂移区中的每个与器件隔离层的相对两端中的相应一个接触并与N型漂移区间隔开；第一高电压P型阱和第二高电压P型阱，分别在第一P型漂移区和第二P型漂移区下面并与N型掩埋层接触；第一P型阱和第二P型阱，分别在第一P型漂移区和第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别在第一P型漂移区和第二P型漂移区中并分别与第一P型阱和第二P型阱间隔开，以及其中第一N型浮置阱和第二N型浮置阱中的每个与器件隔离层的相对两端中的相应一个接触；第一P型掺杂区和第二P型掺杂区，分别在第一P型阱和第二P型阱中；第一接触层，在N型外延层上并与第一N型浮置阱和器件隔离层接触；第二接触层，在N型外延层上并与第二N型浮置阱和器件隔离层接触；阴极电极，在第一P型掺杂区上并与第一接触层间隔开；以及阳极电极，在第二P型掺杂区上并与第二接触层间隔开。
[0005]根据一示例实施方式，一种半导体保护器件包括：N型外延层；在N型外延层的上表面上的器件隔离层；在器件隔离层下面的N型漂移区；在N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，第一P型漂移区和第二P型漂移区中的每个与器件隔离层的相对两端中的相应一个接触并与N型漂移区间隔开；第一P型掺杂区和第二P型掺杂区，分别在第一P型漂移区和第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别在第一P型漂移区和第二P型漂移区中并分别与第一P型掺杂区和第二P型掺杂区间隔开，以及其中第一N型浮置阱和第二N型浮置阱中的每个与器件隔离层的相对两端中的相应一个接触；第一接触层，在N型外延层上并与第一N型浮置阱和器件隔离层接触；以及第二接触层，在N型外延层上并与第二N型浮置阱和器件隔离层接触。
[0006]根据一示例实施方式，一种半导体保护器件可以包括：具有第一区域和第二区域的第一导电类型外延层。第一区域包括：在第一导电类型外延层的上表面上的器件隔离层，其中器件隔离层与半导体保护器件的中心轴线重叠；在器件隔离层下面的第一导电类型漂
移区；在第一导电类型漂移区中的第一导电类型阱；第二导电类型漂移区，与器件隔离层接触并与第一导电类型漂移区间隔开；在第二导电类型漂移区下面的高电压第二导电类型阱；在第二导电类型漂移区中的第二导电类型掺杂区；第一导电类型浮置阱，在第二导电类型漂移区中与第二导电类型掺杂区间隔开；在第一导电类型外延层上的接触层，其中接触层与第一导电类型浮置阱重叠并与器件隔离层接触；以及电极，在第二导电类型掺杂区上并与接触层间隔开。第二区域和第一区域关于中心轴线是镜像对称的。
附图说明
[0007]从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解。
[0008]图1是根据一示例实施方式的半导体保护器件的剖视图。
[0009]图2和图3分别是示出一示例实施方式和一比较例的电流流动的视图。
[0010]图4是根据一示例实施方式的半导体保护器件的概念布局图。
[0011]图5至图7分别是根据示例实施方式的半导体保护器件的剖视图。
[0012]图8和图9是示出根据一示例实施方式的半导体保护器件的效果的视图。
[0013]图10至图16是示出制造图1的半导体保护器件的工艺的剖视图。
具体实施方式
[0014]在下文，将参照附图描述示例实施方式。
[0015]将参照图1和图4描述根据一示例实施方式的半导体保护器件10。图1是根据一示例实施方式的半导体保护器件10的剖视图，图4是根据一示例实施方式的半导体保护器件10的概念布局图。
[0016]根据一示例实施方式的半导体保护器件10可以是以片上系统(SoC)的形式设置在半导体衬底上的横向双极结型晶体管(横向BJT)，并可以用作瞬态电压抑制器(TVS)器件。例如，半导体保护器件10可以通过双极
‑
CMOS
‑
DMOS工艺(BCD)工艺与各种器件一起被制造在单个半导体衬底上。例如，通过BCD工艺与BJT器件一起被制造在单个半导体衬底上的器件可以包括nLDMOS、pLDMOS、隔离CMOS、BiCMOS、CDMOS、nDMOS、pDMOS、垂直NPN、横向PNP、肖特基二极管等。
[0017]根据一示例实施方式的半导体保护器件10可以包括衬底(P
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SUB)110、N型掩埋层(NBL)120、N型外延层(N
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EPI)200、器件隔离层300、N型漂移区(NDRIFT)720、N型阱(NWELL)710、第一P型漂移区(PDRIFT)410和第二P型漂移区(PDRIFT)420、第一高电压P型阱(HVPW)430和第二高电压P型阱(HVPW)440、第一P型阱(PWELL)510和第二P型阱(PWELL)520、第一N型浮置阱(NFWELL)810和第二N型浮置阱(NFWELL)820、第一P型掺杂区(P+)610和第二P型掺杂区(P+)620、第一接触层830和第二接触层840、以及第一电极910和第二电极920。在本实施方式中，第一导电类型和第二导电类型将分别被描述为N型和P型。然而，示例实施方式不限于此，并可以同等地应用于第一导电类型和第二导电类型分别为P型和N型的情况。如图1所示，半导体保护器件10可以具有其中第一区域AR1和第二区域AR2关于N型阱(NWELL)710的中心轴线C彼此镜像对称的结构。如这里所用的术语“镜像对称”旨在表示两个结构或区域是彼此的镜像。
[0018]衬底110可以是P型半导体衬底。衬底110可以例如是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示装置的玻璃衬底、或绝缘体上半导体(SOI)衬底。
[0019]N型掩埋层(NBL)120可以设置在衬底110上。例如，N型掩埋层120可以通过使用N型杂质对衬底110执行离子注入工艺来形成。
[0020]N型外延层(N
‑
EPI)200可以设置在N型掩埋层120上。例如，N型外延层200可以使用选择性外延生长(SEG)方法、固相外延生长(SPE)方法等形成。在N型外延层200中，可以形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体保护器件，包括：在P型衬底上的N型掩埋层；在所述N型掩埋层上的N型外延层；在所述N型外延层的上表面上的器件隔离层；在所述器件隔离层下面的N型漂移区；在所述N型漂移区中的N型阱；第一P型漂移区和第二P型漂移区，所述第一P型漂移区和所述第二P型漂移区中的每个与所述器件隔离层的相对两端中的相应一个接触并与所述N型漂移区间隔开；第一高电压P型阱和第二高电压P型阱，分别在所述第一P型漂移区和所述第二P型漂移区下面并与所述N型掩埋层接触；第一P型阱和第二P型阱，分别在所述第一P型漂移区和所述第二P型漂移区中；第一N型浮置阱和第二N型浮置阱，分别在所述第一P型漂移区和所述第二P型漂移区中并分别与所述第一P型阱和所述第二P型阱间隔开，以及其中所述第一N型浮置阱和所述第二N型浮置阱中的每个与所述器件隔离层的所述相对两端中的相应一个接触；第一P型掺杂区和第二P型掺杂区，分别在所述第一P型阱和所述第二P型阱中；第一接触层，在所述N型外延层上并与所述第一N型浮置阱和所述器件隔离层接触；第二接触层，在所述N型外延层上并与所述第二N型浮置阱和所述器件隔离层接触；阴极电极，在所述第一P型掺杂区上并与所述第一接触层间隔开；以及阳极电极，在所述第二P型掺杂区上并与所述第二接触层间隔开。2.根据权利要求1所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱中的每个在所述器件隔离层下面。3.根据权利要求1所述的半导体保护器件，其中所述N型阱的下表面以及所述第一N型浮置阱的下表面和所述第二N型浮置阱的下表面具有相同的深度。4.根据权利要求1所述的半导体保护器件，其中所述N型阱以及所述第一N型浮置阱和所述第二N型浮置阱被掺有相同的N型杂质。5.根据权利要求1所述的半导体保护器件，其中所述第一N型浮置阱和所述第二N型浮置阱以相同的杂质浓度掺杂。6.根据权利要求1所述的半导体保护器件，还包括：在所述器件隔离层中的N型掺杂区，其中所述N型掺杂区与所述N型阱接触，以及其中所述N型掺杂区的厚度小于所述器件隔离层的厚度。7.根据权利要求1所述的半导体保护器件，其中所述第一接触层和所述第二接触层包括包含多晶硅、钨和铝中的至少一种的材料。8.根据权利要求1所述的半导体保护器件，其中所述第一P型掺杂区和所述第二P型掺杂区不与所述第一接触层和所述第二接触层重叠。9.一种半导体保护器件，包括：N型外延层；在所述N型外延层的上表面上的器件隔离层；在所述器件隔离层下面的N型漂移区；在所述N型漂移区中的N型阱；
第一P型漂移区和第二P型漂移区，所述第一P型漂移区和所述第二P型漂移区中的每个与所述器件隔离层的相对两端中的相应一个接触并与所述N型漂移区间隔开；第一P型掺杂区和第二P型掺杂区，分别在所述第一P型漂移区和所述第二P型漂移区中...

【专利技术属性】
技术研发人员：俞在炫，李奎沃，高在赫，权义熙，金晙赫，全镕宇，郑多源，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：