【技术实现步骤摘要】
交错式半导体电容阵列布局
[0001]本专利技术是关于半导体电容阵列布局,尤其是关于交错式半导体电容阵列布局。
技术介绍
[0002]一般的半导体集成电路通常为多层结构,一传统的半导体电容阵列通常位于该多层结构的一单一金属层中,该半导体电容阵列通常包含平行的多排电容单元包括相邻的一第一排电容单元与一第二排电容单元。为了避免该第一排电容单元的上极板(下极板)与该第二排电容单元之下极板(上极板)的走线共同地形成寄生电容而使得电容值不精准(其中该第一排电容单元的上极板(下极板)与该走线平行,故它们相对应的面积较大),该第一排电容单元与该第二排电容单元之间的间距要拉大,但这会浪费电路面积。
[0003]另外,某些半导体电容阵列的电容单元的设计如图1a所示,其中上极板110为一U形结构(包含纵向结构与横向结构),下极板120为一条形结构。相较于一般成熟制程,在某些先进制程(例如:鳍式场效电晶体(FinFET)制程)中,该U形结构之横向部分的宽度“W”与纵向部分的长度“L”的比例(W/L)会较大,以符合该先进制程的规范,如图1b所示。由于一半导体电容阵列通常包含大量的电容单元,若该多个电容单元之U形结构的比例(W/L)均放大,整体而言该半导体电容阵列会耗用大量额外的电路面积。请注意,图1a至图1b是用来示出该U形结构的比例变化,而非该U形结构的实际大小。
技术实现思路
[0004]本公开的目的之一在于提供一种交错式半导体电容阵列布局,以避免先前技术的问题。
[0005]本公开之交错式半导体电容阵列 ...
【技术保护点】
【技术特征摘要】
1.一种交错式半导体电容阵列布局,包含:一第一导电结构,包含:多个纵向第一导电条,位于一第一集成电路层,该多个纵向第一导电条包含一第一组纵向第一导电条与一第二组纵向第一导电条,该第一组纵向第一导电条位于一该第一集成电路层的一第一布局区域内,该第二组纵向第一导电条位于该第一集成电路层的一第二布局区域内,该第一布局区域邻接该第二布局区域,该第一组纵向第一导电条与该第二组纵向第一导电条的每一组包含M个纵向第一导电条,该M个纵向第一导电条形成M
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1个间隙,该第一组纵向第一导电条与该第二组纵向第一导电条共包含2M个纵向第一导电条,该M为大于一的整数;以及多个横向第一导电条,位于一第二集成电路层,该多个横向第一导电条包含N个横向第一导电条,该N个横向第一导电条的一第一部分位于该第一布局区域的一第一垂直投影区域内,该N个横向第一导电条的一第二部分位于该第二布局区域的一第二垂直投影区域内,该第一垂直投影区域与该第二垂直投影区域均位于该第二集成电路层内,该N个横向第一导电条形成N
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1个间隙,该N个横向第一导电条经由多个第一通孔耦接该2M个纵向第一导电条,该N为大于一的整数;以及一第二导电结构,包含:多个纵向第二导电条,位于该第一集成电路层,该多个纵向第二导电条包含一第一组纵向第二导电条与一第二组纵向第二导电条,该第一组纵向第二导电条与该第二组纵向第二导电条的每一组包含M
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1个纵向第二导电条,该第一组纵向第二导电条的该M
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1个纵向第二导电条分别位于该第一组纵向第一导电条所形成的该M
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1个间隙间,且与该第一组纵向第一导电条在电性上隔绝,该第二组纵向第二导电条的该M
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1个纵向第二导电条分别位于该第二组纵向第一导电条所形成的该M
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1个间隙间,且与该第二组纵向第一导电条在电性上隔绝;以及多个横向第二导电条,位于该第二集成电路层,该多个横向第二导电条包含一第一组横向第二导电条与一第二组横向第二导电条,该第一组横向第二导电条与该第二组横向第二导电条的每一组包含N
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1个横向第二导电条,且与该多个横向第一导电条在电性上隔绝,该第一组横向第二导电条的该N
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1个横向第二导电条位于该第一垂直投影区域内,且分别位于该N个横向第一导电条所形成的该N
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1个间隙间,并经由多个第二通孔耦接该第一组纵向第二导电条的该M
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1个纵向第二导电条,该第二组横向第二导电条的该N
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1个横向第二导电...
【专利技术属性】
技术研发人员:黄诗雄,
申请(专利权)人:瑞昱半导体股份有限公司,
类型:发明
国别省市:
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