【技术实现步骤摘要】
本专利技术涉及半导体，特别是涉及一种降低控制栅电阻的结构及其制造方法。
技术介绍
1、控制栅作为分栅式存储器实现program/erase(编程、擦除)功能的重要组成部分，在使用过程中经常需要加7v以上的高压，其本身的电阻影响着升压速率，进而影响着器件的rc delay(电容电阻延迟)；请参阅图1，同时cg的高电阻也会导致在版图设计时需要每隔一定数量的bit(位线)就增加strip(载带)区域来保证存储器的速率，这会使flash(闪存)的面积增加。
2、为解决上述问题，需要提出一种新型的降低控制栅电阻的结构及其制造方法。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种降低控制栅电阻的结构及其制造方法，用于解决现有技术中控制栅作为分栅式存储器实现program/erase(编程、擦除)功能的重要组成部分，其本身的电阻影响着升压速率，进而影响着器件的rcdelay(电容电阻延迟)；同时cg的高电阻也会导致在版图设计时需要每隔一定数量的bit(位线)就增加strip(载带)区域来保证存储器的速率，这会使flash(闪存)的面积增加的问题。
2、为实现上述目的及其他相关目的，本专利技术提供一种降低控制栅电阻的结构，包括：
3、衬底，所述衬底包含存储区和外围逻辑区，所述衬底中形成有多个浅沟槽隔离结构，所述衬底上形成有存储单元结构，所述存储单元结构包括叠层，所述叠层由自下而上依次堆叠的栅氧化层、浮栅、ono介质层、控制栅组成；以及
4、依次在所述存储区上形成的第一侧墙结构、第二侧墙结构、隧穿氧化层、选择栅和选择栅氧化层，其中，所述第一侧墙结构位于所述硬掩膜层中；所述第二侧墙结构位于所述控制栅和所述ono介质层中且覆盖所述第一侧墙结构的部分侧面；所述隧穿氧化层位于所述浮栅和所述栅氧化层中且覆盖所述第二侧墙结构和所述第一侧墙结构的剩余侧面，所述隧穿氧化层呈u型；所述选择栅填充所述隧穿氧化层内侧构成的u型空间；所述选择栅氧化层覆盖所述选择栅的表面；
5、在所述叠层的侧壁形成的第三侧墙结构，所述第三侧墙结构的顶端低于所述控制栅的上表面，使得部分所述控制栅裸露；
6、源、漏区；
7、在裸露的所述控制栅和所述源、漏区上形成的金属硅化物。
8、优选地，所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。
9、优选地，所述第三侧墙结构由依次堆叠的第一氧化层、氮化层组成。
10、优选地，所述金属硅化物由钴、钛、镍或镍铂合金与硅反应形成。
11、本专利技术还提供一种降低控制栅电阻的方法，其特征在于，至少包括：
12、步骤一、提供衬底，所述衬底包含存储区和外围逻辑区，所述衬底中形成有多个浅沟槽隔离结构，所述衬底上形成有存储单元结构，所述存储单元结构包括叠层，所述叠层由自下而上依次堆叠的栅氧化层、浮栅、ono介质层、控制栅组成；以及
13、依次在所述存储区上形成第一侧墙结构、第二侧墙结构、隧穿氧化层、选择栅和选择栅氧化层，其中，所述第一侧墙结构位于所述硬掩膜层中；所述第二侧墙结构位于所述控制栅和所述ono介质层中且覆盖所述第一侧墙结构的部分侧面；所述隧穿氧化层位于所述浮栅和所述栅氧化层中且覆盖所述第二侧墙结构和所述第一侧墙结构的剩余侧面，所述隧穿氧化层呈u型；所述选择栅填充所述隧穿氧化层内侧构成的u型空间；所述选择栅氧化层覆盖所述选择栅的表面；
14、步骤二、在所述叠层的侧壁形成第三侧墙结构，所述第三侧墙结构由依次堆叠的第一氧化层、氮化层、第二氧化层组成；
15、步骤三、刻蚀所述第二氧化层至所需形貌，之后进行源、漏区的离子注入；
16、步骤四、刻蚀所述氮化层至其顶端低于所述控制栅的上表面，之后刻蚀所述第一氧化层至其低于所述控制栅的上表面，使得部分所述控制栅裸露；
17、步骤五、在裸露的所述控制栅和所述源、漏区上形成金属硅化物。
18、优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。
19、优选地，步骤二中的所述在所述叠层的侧壁形成第三侧墙结构的方法包括：在所述衬底上依次形成覆盖所述存储单元的第一氧化层、氮化层、第二氧化层，之后利用干法刻蚀的方法回刻蚀所述第一氧化层、氮化层、第二氧化层形成所述第三侧墙结构。
20、优选地，步骤三的所述刻蚀的方法为湿法刻蚀。
21、优选地，步骤四中的所述刻蚀的方法均为湿法刻蚀。
22、优选地，步骤五中的所述在裸露的所述控制栅和所述源、漏区上形成金属硅化物的方法包括：形成覆盖所述存储单元结构的金属硅化物阻挡层；图形化所述金属硅化物阻挡层以定义出金属硅化物的形成区域；形成覆盖所述金属硅化物阻挡层的金属层，在所述金属层上形成保护层；利用退火在裸露的所述控制栅和所述源、漏区上形成金属硅化物形成所述金属硅化物；去除剩余的所述保护层和金属层。
23、优选地，步骤五中的所述金属硅化物阻挡层的材料包括富硅氧化物、sio2、sion和si3n4中的至少一种。
24、优选地，步骤五中的所述金属层的材料为钴、钛、镍或镍铂合金。
25、优选地，步骤五中的所述保护层的材料为氮化钛。
26、如上所述，本专利技术的降低控制栅电阻的方法，具有以下有益效果：
27、本专利技术在金属硅化物时会使控制栅也形成金属硅化物，提高电导率，降低器件的电容电阻延迟；同时控制栅电阻的降低也有利于flash cell(闪存存储单元)版图的设计。
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1.一种降低控制栅电阻的结构，其特征在于，包括：
2.根据权利要求1所述的降低控制栅电阻的结构，其特征在于：所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
3.根据权利要求1所述的降低控制栅电阻的结构，其特征在于：所述第三侧墙结构由依次堆叠的第一氧化层、氮化层组成。
4.根据权利要求1所述的降低控制栅电阻的结构，其特征在于：所述金属硅化物由钴、钛、镍或镍铂合金与硅反应形成。
5.一种降低控制栅电阻的方法，其特征在于，至少包括：
6.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
7.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤二中的所述在所述叠层的侧壁形成第三侧墙结构的方法包括：在所述衬底上依次形成覆盖所述存储单元的第一氧化层、氮化层、第二氧化层，之后利用干法刻蚀的方法回刻蚀所述第一氧化层、氮化层、第二氧化层形成所述第三侧墙结构。
8.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤三的所述刻蚀
9.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤四中的所述刻蚀的方法均为湿法刻蚀。
10.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤五中的所述在裸露的所述控制栅和所述源、漏区上形成金属硅化物的方法包括：形成覆盖所述存储单元结构的金属硅化物阻挡层；图形化所述金属硅化物阻挡层以定义出金属硅化物的形成区域；形成覆盖所述金属硅化物阻挡层的金属层，在所述金属层上形成保护层；利用退火在裸露的所述控制栅和所述源、漏区上形成金属硅化物形成所述金属硅化物；去除剩余的所述保护层和金属层。
11.根据权利要求10所述的降低控制栅电阻的方法，其特征在于：步骤五中的所述金属硅化物阻挡层的材料包括富硅氧化物、SiO2、SiON和Si3N4中的至少一种。
12.根据权利要求10所述的降低控制栅电阻的方法，其特征在于：步骤五中的所述金属层的材料为钴、钛、镍或镍铂合金。
13.根据权利要求10所述的降低控制栅电阻的方法，其特征在于：步骤五中的所述保护层的材料为氮化钛。
...【技术特征摘要】
1.一种降低控制栅电阻的结构，其特征在于，包括：
2.根据权利要求1所述的降低控制栅电阻的结构，其特征在于：所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。
3.根据权利要求1所述的降低控制栅电阻的结构，其特征在于：所述第三侧墙结构由依次堆叠的第一氧化层、氮化层组成。
4.根据权利要求1所述的降低控制栅电阻的结构，其特征在于：所述金属硅化物由钴、钛、镍或镍铂合金与硅反应形成。
5.一种降低控制栅电阻的方法，其特征在于，至少包括：
6.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。
7.根据权利要求5所述的降低控制栅电阻的方法，其特征在于：步骤二中的所述在所述叠层的侧壁形成第三侧墙结构的方法包括：在所述衬底上依次形成覆盖所述存储单元的第一氧化层、氮化层、第二氧化层，之后利用干法刻蚀的方法回刻蚀所述第一氧化层、氮化层、第二氧化层形成所述第三侧墙结构。
8.根据权利要求5所述的降低控制栅电阻的方法，其特征在于...
【专利技术属性】
技术研发人员：孙闯，于涛，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：
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