内存接口电路、内存控制方法及电子设备技术

本公开是关于一种内存接口电路、内存控制方法及电子设备，涉及集成电路技术领域。该内存接口电路包括：内存接口电路与处理器接口电路相连；信号连接线，连接内存接口电路的电源端和处理器接口电路的电源端，用于在处理器上电后内存上电前，将处理器接口电路的电源端的电压施加在内存接口电路的电源端上。本公开可以避免内存上电前发生闩锁效应。以避免内存上电前发生闩锁效应。以避免内存上电前发生闩锁效应。

【技术实现步骤摘要】
内存接口电路、内存控制方法及电子设备


[0001]本公开涉及集成电路
，具体而言，涉及一种内存接口电路、内存控制方法及电子设备。

技术介绍

[0002]DDR5 SDRAM(Double Data Rate Fourth Synchronous Dynamic Random Access Memory，双数据速率五次同步动态随机存储器)是一种同步的DRAM存储器，对于DDR5 DIMM(Dual
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Inline
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Memory
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Modules，双列直插式存储模块)而言，电源管理模块从主板转移到DIMM上。
[0003]通常，CPU(Central Processing Unit，中央处理器)上电后，会通过控制DIMM上的电源管理模块来使DIMM上电。
[0004]然而，在CPU上电后，DIMM上电前，从CPU的输入输出接口处会有电压驱动DIMM上的DDR5，会发生闩锁效应，如果这种状态持续时间过长，会导致DDR5永久损坏。
[0005]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0006]本公开的目的在于提供一种内存接口电路、内存控制方法及电子设备，以避免内存上电前发生闩锁效应。
[0007]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本专利技术的实践而习得。
[0008]根据本公开的第一方面，提供一种内存接口电路，包括：所述内存接口电路与处理器接口电路相连；信号连接线，连接所述内存接口电路的电源端和所述处理器接口电路的电源端，用于在处理器上电后内存上电前，将所述处理器接口电路的电源端的电压施加在所述内存接口电路的电源端上。
[0009]本公开的一种示例性实施方式中，还包括：开关单元，设置在所述信号连接线上，用于在所述处理器上电后所述内存上电前接通所述信号连接线；在所述内存上电后切断所述信号连接线。
[0010]本公开的一种示例性实施方式中，所述内存接口电路包括第一开关模组；其中，所述第一开关模组包括内存输入输出端、接地端和所述内存接口电路的电源端；所述内存输入输出端和所述处理器接口电路相连。
[0011]本公开的一种示例性实施方式中，所述内存接口电路还包括第一二极管和第二二极管；其中，所述第一二极管的正极连接所述内存输入输出端，所述第一二极管的负极连接所述内存接口电路的电源端；所述第二二极管的负极连接所述内存输入输出端，所述第二二极管的正极连接所述接地端。
[0012]本公开的一种示例性实施方式中，所述第一开关模组包括第一开关管和第二开关
管；其中，所述第一开关管的栅极连接所述内存输入输出端，所述第一开关管的源极连接所述内存接口电路的电源端，所述第一开关管的漏极连接所述第二开关管的漏极；所述第二开关管的栅极连接所述内存输入输出端，所述第二开关管的源极接地。
[0013]本公开的一种示例性实施方式中，所述处理器接口电路包括第二开关模组和第三开关模组；其中，所述第二开关模组的第一端连接所述处理器接口电路的电源端，所述第二开关模组的第二端接地，所述第二开关模组的第三端为处理器输入输出端，所述处理器输入输出端与所述内存输入输出端相连；所述第三开关模组的第一端连接所述处理器接口电路的电源端，所述第三开关模组的第二端接地，所述第三开关模组的第三端通过所述信号连接线连接所述内存接口电路的电源端。
[0014]本公开的一种示例性实施方式中，所述第二开关模组包括第三开关管和第四开关管；其中，所述第三开关管的源极连接所述处理器接口电路的电源端，所述第三开关管的漏极连接所述处理器输入输出端；所述第四开关管的漏极连接所述第三开关管的漏极，所述第四开关管的源极接地。
[0015]本公开的一种示例性实施方式中，所述第三开关模组包括第五开关管和第六开关管；其中，所述第五开关管的源极连接所述处理器接口电路的电源端，所述第五开关管的漏极通过所述信号连接线连接所述内存接口电路的电源端；所述第六开关管的漏极连接所述第五开关管的漏极，所述第六开关管的源极接地。
[0016]本公开的一种示例性实施方式中，还包括：第一PMIC，连接所述内存接口电路的电源端，用于为所述内存提供电源。
[0017]本公开的一种示例性实施方式中，还包括：第二PMIC，连接所述处理器接口电路的电源端，用于为所述处理器提供电源。
[0018]根据本公开的第二方面，提供一种内存控制方法，用于上述的内存接口电路，包括：系统开机后给处理器接口电路的电源端供电使处理器上电，通过信号连接线将所述处理器接口电路的电源端的电压施加在内存接口电路的电源端上；给所述内存接口电路的电源端供电使内存上电。
[0019]本公开的一种示例性实施方式中，还包括：在所述处理器上电后，打开开关单元以使所述信号连接线接通；在所述内存上电后，关闭所述开关单元以使所述信号连接线切断。
[0020]本公开的一种示例性实施方式中，还包括：在所述内存上电完成后，通过所述处理器对所述内存初始化并执行读写操作。
[0021]本公开的一种示例性实施方式中，还包括：通过第一PMIC给所述处理器接口电路的电源端供电，通过第二PMIC给所述内存接口电路的电源端供电。
[0022]根据本公开的第三方面，提供一种电子设备，包括上述的内存接口电路。
[0023]本公开提供的技术方案可以包括以下有益效果：
[0024]本公开示例性实施方式提供的内存接口电路，通过在内存接口电路中设置信号连接线，并通过该信号连接线连接内存接口电路的电源端和处理器接口电路的电源端，在处理器上电后，也就是处理器接口电路的电源端接通电源产生电压后，该信号连接线可以直接将处理器接口电路的电源端的电压施加到内存接口电路的电源端，从而避免了内存接口电路中内存输入输出端处的电压高于电源端的电压的现象发生，从而避免内存上电前发生闩锁效应，减少了内存发生损坏的概率。
[0025]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0026]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0027]图1示意性示出了根据本公开的示例性实施方式中一种内存接口电路的结构示意图；
[0028]图2示意性示出了根据本公开的示例性实施方式的一种DDR5DIMM内存条引脚示意图；
[0029]图3示意性示出了根据本公开的示例性实施方式的另一种内存接口电路的结构示意图；
[0030]图4示意性示出了根据本公开的示例性实施方式的另一种内存接口电路的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内存接口电路，其特征在于，包括：所述内存接口电路与处理器接口电路相连；信号连接线，连接所述内存接口电路的电源端和所述处理器接口电路的电源端，用于在处理器上电后内存上电前，将所述处理器接口电路的电源端的电压施加在所述内存接口电路的电源端上。2.根据权利要求1所述的内存接口电路，其特征在于，还包括：开关单元，设置在所述信号连接线上，用于在所述处理器上电后所述内存上电前接通所述信号连接线；在所述内存上电后切断所述信号连接线。3.根据权利要求1或2所述的内存接口电路，其特征在于，所述内存接口电路包括第一开关模组；其中，所述第一开关模组包括内存输入输出端、接地端和所述内存接口电路的电源端；所述内存输入输出端和所述处理器接口电路相连。4.根据权利要求3所述的内存接口电路，其特征在于，所述内存接口电路还包括第一二极管和第二二极管；其中，所述第一二极管的正极连接所述内存输入输出端，所述第一二极管的负极连接所述内存接口电路的电源端；所述第二二极管的负极连接所述内存输入输出端，所述第二二极管的正极连接所述接地端。5.根据权利要求3所述的内存接口电路，其特征在于，所述第一开关模组包括第一开关管和第二开关管；其中，所述第一开关管的栅极连接所述内存输入输出端，所述第一开关管的源极连接所述内存接口电路的电源端，所述第一开关管的漏极连接所述第二开关管的漏极；所述第二开关管的栅极连接所述内存输入输出端，所述第二开关管的源极接地。6.根据权利要求3所述的内存接口电路，其特征在于，所述处理器接口电路包括第二开关模组和第三开关模组；其中，所述第二开关模组的第一端连接所述处理器接口电路的电源端，所述第二开关模组的第二端接地，所述第二开关模组的第三端为处理器输入输出端，所述处理器输入输出端与所述内存输入输出端相连；所述第三开关模组的第一端连接所述处理器接口电路的电源端，所述第三开关模组的第二端接地，所述第三开关模组的第三端通过所述信号连接线连接所述内存接口电路的电源端。7.根据权利要求6所述的内...

【专利技术属性】
技术研发人员：程景伟，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：