高电子迁移率晶体管及其制作方法技术

技术编号:35723611 阅读:14 留言:0更新日期:2022-11-26 18:20
本发明专利技术公开了一种高电子迁移率晶体管及其制作方法,其中该高电子迁移率晶体管包括一外延叠层位于一基底上,一栅极结构位于该外延叠层上,一钝化层位于该外延叠层并覆盖该栅极结构,以及一气隙位于该钝化层及该栅极结构之间。间。间。

【技术实现步骤摘要】
高电子迁移率晶体管及其制作方法


[0001]本专利技术涉及一种高电子迁移率晶体管(high electron mobility transistor, HEMT),特别是涉及一种包括气隙的高电子迁移率晶体管。

技术介绍

[0002]高电子迁移率晶体管为一种新兴的场效晶体管,其利用接合不同能隙的 半导体材料而在异质结(heterojunction)处形成位能阱(potential well),可汇聚 电子而形成二维电子气层(two

dimensional electron gas,2DEG)作为元件电流 的通道区。III

V族半导体化合物之中的氮化镓(GaN)系列化合物由于具有宽 能隙(band gap)、高击穿电压、高键结力与热稳定性,以及独特的自发极化 (spontaneous polarization)和压电极化(piezoelectric polarization)特性,可 在未掺杂的状况下即形成高电子浓度及高电子迁移率的二维电子气层,达到 高切换速度及响应频率,因此已逐渐取代硅基晶体管,广泛应用在功率转换 器、低噪声放大器、射频(RF)或毫米波(MMW)等
中。
[0003]目前的高电子迁移率晶体管仍存在待改善的问题,例如栅极寄生电容 (parasitic capacitor)造成电流增益截止频率(fT)下降或介电层电荷捕捉 (dielectric charge trap)造成临界电压不稳定(threshold voltage instability)的问 题,均对元件的高频性能造成限制。

技术实现思路

[0004]本专利技术目的在于提供一种高电子迁移率晶体管及其制作方法,其主要利 用选择性蚀刻制作工艺来移除栅极结构和钝化层之间的绝缘层及/或间隙壁, 而在栅极结构和钝化层之间形成气隙,可降低栅极结构附近的寄生电容及寄 生晶体管漏电流,从而获得改善的高频性能。
[0005]根据本专利技术一实施例提供的一种高电子迁移率晶体管,包括一外延叠层 位于一基底上,一栅极结构位于该外延叠层上,一钝化层位于该外延叠层并 覆盖该栅极结构,以及一气隙位于该钝化层及该栅极结构之间。
[0006]根据本专利技术另一实施例提供的一种高电子迁移率晶体管的制作方法,包 括以下步骤。首先,在一基底上形成一外延叠层,接着于该外延叠层上形成 一栅极结构,然后形成一绝缘层覆盖该外延叠层及该栅极结构,再形成一钝 化层于该绝缘层上。然后形成一开口穿过该钝化层以显露出该栅极结构上的 部分该绝缘层,并自该开口移除部分该绝缘层,以于该栅极结构及该钝化层 之间形成一气隙。
附图说明
[0007]图1、图2、图3和图4为本专利技术第一实施例的高电子迁移率晶体管的 制作方法步骤示意图;
[0008]图3A和图3B为图3所示步骤的另一种实施态样的示意图;
[0009]图4A为沿着图4中AA

切线切过高电子迁移率晶体管的俯视平面示意 图;
[0010]图5至图8为本专利技术第二实施例的高电子迁移率晶体管的制作方法步骤 示意图;
[0011]图9至图10为本专利技术第三实施例的高电子迁移率晶体管的制作方法步 骤示意图;
[0012]图10A为沿着图10中BB

切线切过高电子迁移率晶体管的俯视平面示 意图;
[0013]图11至图12为本专利技术第四实施例的高电子迁移率晶体管的制作方法步 骤示意图;
[0014]图13为本专利技术第五实施例的高电子迁移率晶体管的剖面示意图;
[0015]图14为本专利技术第六实施例的高电子迁移率晶体管的剖面示意图;
[0016]图15为本专利技术第七实施例的高电子迁移率晶体管的剖面示意图。
[0017]主要元件符号说明
[0018]101
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外延叠层
[0019]101a
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顶面
[0020]102
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基底
[0021]103
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缓冲层
[0022]104
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通道层
[0023]106
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势垒层
[0024]108
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栅极结构
[0025]108a
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半导体栅极层
[0026]108b
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金属栅极层
[0027]108c
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间隙壁
[0028]108d
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金属栅极层
[0029]126
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绝缘层
[0030]126a
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端部
[0031]128
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钝化层
[0032]130
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开口
[0033]131
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气隙
[0034]132
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栅极电极
[0035]AA'
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切线
[0036]BB
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切线
[0037]E1
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湿蚀刻制作工艺
[0038]E2
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湿蚀刻制作工艺
具体实施方式
[0039]为使熟悉本专利技术所属
的一般技术人员能更进一步了解本专利技术, 下文特列举本专利技术的优选实施例,并配合所附的附图,详细说明本专利技术的构 成内容及所欲达成的功效。需知悉的是,以下所举实施例可以在不脱离本揭 露的精神下,将数个不同实施例中的特征进行替换、重组、混合以完成其他 实施例。
[0040]图1、图2、图3和图4所绘示为根据本专利技术第一实施例的高电子迁移 率晶体管的制作方法步骤示意图。图3A和图3B所绘示为图3所示步骤的 另一种实施态样的示意图。图4A
所绘示为沿着图4中AA

切线切过高电子 迁移率晶体管的俯视平面示意图。请参考图1,首先提供一基底102,接着 于基底102上形成一外延叠层101,以及于外延叠层101上形成一栅极结构 108。然后,形成绝缘层126共型地覆盖外延叠层101的顶面101a及栅极结 构108的顶面和侧壁,再于绝缘层126上形成一钝化层128。
[0041]基底102可包括硅基底、碳化硅(SiC)基底、蓝宝石(sapphire)基底、氮化 镓基底、氮化铝基底,或由其他适合的材料所形成的基底。外延叠层101可 通过异质外延成长(heteroepitaxy growth)制作工艺连续地形成在基底102上, 由下(靠近基底102)而上(远离基底102)依序可包括缓冲层103、通道层104, 以及势垒层106。外延叠层101的缓冲层103、通道层104,势垒本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种高电子迁移率晶体管,包括:外延叠层,位于基底上;栅极结构,位于该外延叠层上;钝化层,位于该外延叠层并覆盖该栅极结构;以及气隙,位于该钝化层及该栅极结构之间。2.如权利要求1所述的高电子迁移率晶体管,另包括栅极电极,位于该钝化层及该栅极结构上并密封该气隙。3.如权利要求1所述的高电子迁移率晶体管,另包括绝缘层,位于外延叠层与该钝化层之间,其中该绝缘层的端部直接接触该气隙。4.如权利要求1所述的高电子迁移率晶体管,其中该绝缘层的材料包括氧化铝(Al2O3),该钝化层的材料包括氧化硅(SiO2)。5.如权利要求1所述的高电子迁移率晶体管,其中该气隙直接接触该栅极结构的侧壁以及该外延叠层的顶面。6.如权利要求1所述的高电子迁移率晶体管,其中该外延叠层包括III

V族半导体化合物材料。7.如权利要求1所述的高电子迁移率晶体管,其中该栅极结构包括:半导体栅极层,位于该外延叠层上;以及金属栅极层,位于该半导体栅极层上。8.如权利要求7所述的高电子迁移率晶体管,其中该气隙直接接触该金属栅极层的侧壁、该半导体栅极层的顶面及侧壁,以及该外延叠层的顶面。9.如权利要求7所述的高电子迁移率晶体管,另包括间隙壁,位于该半导体栅极层的顶面及该金属栅极层的侧壁上,其中该气隙直接接触该间隙壁的侧壁、该半导体栅极层的侧壁,以及该外延叠层的一顶面。10.如权利要求9所述的高电子迁移率晶体管,其中该间隙壁的材料包括氮化硅(SiN)。11.如权利要求7所述的高电子迁移率晶体管,另包括绝缘层,位于外延叠层与该钝化层之间以及该半导体栅极层与该钝化层之间。12.如权利要求11所述的高电子迁移率晶体管,其中该气隙位于该绝缘层、该半导体栅极层的顶面、该金属栅极层的侧壁之间,并且具有间隙壁轮廓。13.如权利要求1所述的高电子迁移率晶体管,其中该气隙完全围绕该栅极结构。14.一种高电子迁移率晶体管的制作方法,包括:在基底上形成外延叠层;在该外延叠层上形成栅极结构;形成绝缘层覆盖该外...

【专利技术属性】
技术研发人员:杨柏宇王珣彣
申请(专利权)人:联华电子股份有限公司
类型:发明
国别省市:

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