用于定时器的信号产生控制电路制造技术

本发明专利技术公开了一种用于定时器的信号产生控制电路，包括：第一输入触发电路、第二输入触发电路、第三输入触发电路、选择器、触发控制器以及编码器。根据本发明专利技术实施例的用于定时器的信号产生控制电路，可作为需要通过寄存器配置产生的定时器的计数时钟的产生，而且可以有多种时钟源模式选择。除软件配置定时器工作的使能开启、复位初始化等，还可以触发特性模式下在外部输入事件时硬件触发电路使能、复位特性。并且内部设计低通滤波器可以编程配置对外部信号选择低通滤波处理的特性。部信号选择低通滤波处理的特性。部信号选择低通滤波处理的特性。

【技术实现步骤摘要】
用于定时器的信号产生控制电路


[0001]本专利技术是关于集成电路领域，特别是关于一种用于定时器的信号产生控制电路。

技术介绍

[0002]随着SOC/MCU集成技术的发展，MCU产品应用以及控制驱动马达普及程度越来越广。其中，定时器作为控制时间的重要器件，随着功能需求的增多，对所需要的时钟信号的要求也越来越高，现有的时钟信号形式单一，根本无法满足定时器的需求。
[0003]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0004]本专利技术的目的在于提供一种用于定时器的信号产生控制电路，其能够产生不同形式的时钟信号以满足定时器的需求。
[0005]为实现上述目的，本专利技术的实施例提供了一种用于定时器的信号产生控制电路，包括：第一输入触发电路，基于对外部时钟输入信号进行滤波、极性选择、边沿检测产生驱动信号；第二输入触发电路，基于对外部触发输入信号进行极性选择、预分频、滤波产生逻辑驱动信号；第三输入触发电路，基于对内部触发输入信号进行选择产生选择信号；选择器，对驱动信号、逻辑驱动信号和选择信号进行选择输出触发信号；以及触发控制器，所述触发控制器包括：使能信号产生电路，在触发模式下，基于触发信号的边沿信号产生供定时器使能的第一使能信号；门控信号产生电路，基于第一使能信号或者在第一使能信号有效的情况下基于触发信号产生供定时器使能的第二使能信号；复位信号产生电路，基于触发信号的边沿信号产生供定时器复位的复位信号；时钟信号产生电路，基于触发信号、逻辑驱动信号、编码器输出的计数时钟信号和内部时钟信号产生供定时器工作的时钟信号；所述信号产生控制电路还包括编码器，基于驱动信号以及配置位sms产生供定时器工作的方向计数信号和计数时钟信号。
[0006]在本专利技术的一个或多个实施例中，第一输入触发电路包括第一低通滤波器、第一边沿检测电路、第一反相器、第一选择器、第二低通滤波器、第二边沿检测电路、第二反相器和第二选择器；所述第一低通滤波器用于接收第一外部时钟输入信号，所述第一低通滤波器同时与第一边沿检测电路相连，所述第一选择器的第一输入端与第一边沿检测电路相连，所述
第一选择器的第二输入端与第一反相器的输出端相连，所述第一反相器的输入端与第一边沿检测电路相连，所述第一选择器的选择控制端与配置位相连，所述第一选择器的输出端与选择器的第一输入端相连；所述第二低通滤波器用于接收第二外部时钟输入信号，所述第二低通滤波器同时与第二边沿检测电路相连，所述第二选择器的第一输入端与第二边沿检测电路相连，所述第二选择器的第二输入端与第二反相器的输出端相连，所述第二反相器的输入端与第二边沿检测电路相连，所述第二选择器的输出端与选择器的第二输入端相连，所述选择器的第三输入端用于接收逻辑驱动信号，所述选择器的第四输入端用于接收选择信号，所述选择器的选择控制端与配置位相连。
[0007]在本专利技术的一个或多个实施例中，所述第二输入触发电路包括第三反相器、第四选择器、分频计数器、第五选择器、第三低通滤波器、采样分频时钟计数器、第六选择器、第一D触发器和第七选择器；所述第四选择器的第一输入端用于接收外部触发输入信号，所述第四选择器的第二输入端与第三反相器的输出端相连，所述第三反相器的输入端用于接收外部触发输入信号，所述第四选择器的选择控制端连接配置位，所述第四选择器的输出端与分频计数器相连，所述第五选择器的输入端与分频计数器相连，所述第五选择器的选择控制端连接配置位，所述第五选择器的输出端与第三低通滤波器相连，所述第六选择器的输入端与采样分频时钟计数器相连，所述第六选择器的选择控制端连接配置位，所述第一D触发器的D输入端与第六选择器的输出端相连，所述第七选择器的第一输入端与第一D触发器的Q输出端相连，所述第七选择器的第二输入端用于接收内部时钟信号，所述第七选择器的选择控制端连接配置位，所述第七选择器的输出端与第三低通滤波器相连以输出采样时钟信号，所述第三低通滤波器输出逻辑驱动信号etrf至选择器的第三输入端。
[0008]在本专利技术的一个或多个实施例中，所述第三低通滤波器包括第四反相器、第一与门、第八选择器、第五反相器、第二与门、第九选择器、第十选择器、第十一选择器、第二D触发器、第六反相器、第三与门、第十二选择器、第七反相器、第四与门、第十三选择器、第十四选择器、第十五选择器和第三D触发器；所述第八选择器的第一输入端用于接收高电平信号，所述第八选择器的第二输入端与第二D触发器的Q输出端相连，所述第八选择器的选择控制端与第一比较信号相连，所述第八选择器的输出端与第十一选择器的第一输入端相连，所述第九选择器的第一输入端用于接收低电平信号，所述第九选择器的第二输入端与第二D触发器的Q输出端相连，所述第九选择器的选择控制端与第一比较信号相连，所述第九选择器的输出端与第十选择器的第一输入端相连，所述第十选择器的第二输入端与第二D触发器的Q输出端相连，所述第五反相器的输入端与第五选择器的输出端相连，所述第五反相器的输出端与第二与门的第二输入端相连，所述第二与门的第一输入端与第二D触发器的Q输出端相连，所述第二与门的输出端与第十选择器的选择控制端相连，所述第十一选择器的第二输入端与第十选择器的输出端相连，所述第四反相器的输入端与第二D触发器的Q输出端相连，所述第一与门的第一输入端与第五选择器的输出端相连，所述第一与门的第二输入端与第四反相器的输出端相连，所述第十一选择器的选择控制端与第一与门的输出端相连，所述第十一选择器的输出端与第二D触发器的D输入端相连，所述第二D触发器的时钟控制端与第七选择器的输入
端相连；所述第十二选择器的第一输入端用于接收第三低通滤波器的计数初始值，所述第十二选择器的第二输入端与第二比较信号相连，所述第十二选择器的选择控制端与第一比较信号相连，所述第十二选择器的输出端与第十五选择器的第一输入端相连，所述第十三选择器的第一输入端用于接收第三低通滤波器的计数初始值，所述第十三选择器的第二输入端与第二比较信号相连，所述第十三选择器的选择控制端与第一比较信号相连，所述第十三选择器的输出端与第十四选择器的第一输入端相连，所述第十四选择器的第二输入端与第三D触发器的Q输出端相连，所述第七反相器的输入端与第五选择器的输出端相连，所述第七反相器的输出端与第四与门的第二输入端相连，所述第四与门的第一输入端与第二触发器的Q输出端相连，所述第四与门的输出端与第十四选择器的选择控制端相连，所述第十五选择器的第二输入端与第十四选择器的输出端相连，所述第六反相器的输入端与第二D触发器的Q输出端相连，所述第三与门的第一输入端与第五选择器的输出端相连，所述第三与门的第二输入端与第六反相器的输出端相连，所述第十五选择器的选择控制端与第三与门的输出端相连，所述第十五选择器的输出端与第三D触发器的D输入端相连，所述第三D触发器的时间控制端与第七选择器的输入端相连。
[0009]在本专利技术的一个或多个实施例中，所述第三输入触发电路包括第三选择器，所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于定时器的信号产生控制电路，其特征在于，包括：第一输入触发电路，基于对外部时钟输入信号进行滤波、极性选择、边沿检测产生驱动信号；第二输入触发电路，基于对外部触发输入信号进行极性选择、预分频、滤波产生逻辑驱动信号；第三输入触发电路，基于对内部触发输入信号进行选择产生选择信号；选择器，对驱动信号、逻辑驱动信号和选择信号进行选择输出触发信号；以及触发控制器，所述触发控制器包括：使能信号产生电路，在触发模式下，基于触发信号的边沿信号产生供定时器使能的第一使能信号；门控信号产生电路，基于第一使能信号或者在第一使能信号有效的情况下基于触发信号产生供定时器使能的第二使能信号；复位信号产生电路，基于触发信号的边沿信号产生供定时器复位的复位信号；时钟信号产生电路，基于触发信号、逻辑驱动信号、编码器输出的计数时钟信号和内部时钟信号产生供定时器工作的时钟信号；所述信号发生电路还包括编码器，基于驱动信号以及配置位sms产生供定时器工作的方向计数信号和计数时钟信号。2.如权利要求1所述的用于定时器的信号产生控制电路，其特征在于，所述第一输入触发电路包括第一低通滤波器、第一边沿检测电路、第一反相器、第一选择器、第二低通滤波器、第二边沿检测电路、第二反相器和第二选择器；所述第一低通滤波器用于接收第一外部时钟输入信号，所述第一低通滤波器同时与第一边沿检测电路相连，所述第一选择器的第一输入端与第一边沿检测电路相连，所述第一选择器的第二输入端与第一反相器的输出端相连，所述第一反相器的输入端与第一边沿检测电路相连，所述第一选择器的选择控制端与配置位相连，所述第一选择器的输出端与选择器的第一输入端相连；所述第二低通滤波器用于接收第二外部时钟输入信号，所述第二低通滤波器同时与第二边沿检测电路相连，所述第二选择器的第一输入端与第二边沿检测电路相连，所述第二选择器的第二输入端与第二反相器的输出端相连，所述第二反相器的输入端与第二边沿检测电路相连，所述第二选择器的输出端与选择器的第二输入端相连，所述选择器的第三输入端用于接收逻辑驱动信号，所述选择器的第四输入端用于接收选择信号，所述选择器的选择控制端与配置位相连。3.如权利要求1所述的用于定时器的信号产生控制电路，其特征在于，所述第二输入触发电路包括第三反相器、第四选择器、分频计数器、第五选择器、第三低通滤波器、采样分频时钟计数器、第六选择器、第一D触发器和第七选择器；所述第四选择器的第一输入端用于接收外部触发输入信号，所述第四选择器的第二输入端与第三反相器的输出端相连，所述第三反相器的输入端用于接收外部触发输入信号，所述第四选择器的选择控制端连接配置位，所述第四选择器的输出端与分频计数器相连，所述第五选择器的输入端与分频计数器相连，所述第五选择器的选择控制端连接配置位，所述第五选择器的输出端与第三低通滤波器相连，所述第六选择器的输入端与采样分频时
钟计数器相连，所述第六选择器的选择控制端连接配置位，所述第一D触发器的D输入端与第六选择器的输出端相连，所述第七选择器的第一输入端与第一D触发器的Q输出端相连，所述第七选择器的第二输入端用于接收内部时钟信号，所述第七选择器的选择控制端连接配置位，所述第七选择器的输出端与第三低通滤波器相连以输出采样时钟信号，所述第三低通滤波器输出逻辑驱动信号etrf至选择器的第三输入端。4.如权利要求3所述的用于定时器的信号产生控制电路，其特征在于，所述第三低通滤波器包括第四反相器、第一与门、第八选择器、第五反相器、第二与门、第九选择器、第十选择器、第十一选择器、第二D触发器、第六反相器、第三与门、第十二选择器、第七反相器、第四与门、第十三选择器、第十四选择器、第十五选择器和第三D触发器；所述第八选择器的第一输入端用于接收高电平信号，所述第八选择器的第二输入端与第二D触发器的Q输出端相连，所述第八选择器的选择控制端与第一比较信号相连，所述第八选择器的输出端与第十一选择器的第一输入端相连，所述第九选择器的第一输入端用于接收低电平信号，所述第九选择器的第二输入端与第二D触发器的Q输出端相连，所述第九选择器的选择控制端与第一比较信号相连，所述第九选择器的输出端与第十选择器的第一输入端相连，所述第十选择器的第二输入端与第二D触发器的Q输出端相连，所述第五反相器的输入端与第五选择器的输出端相连，所述第五反相器的输出端与第二与门的第二输入端相连，所述第二与门的第一输入端与第二D触发器的Q输出端相连，所述第二与门的输出端与第十选择器的选择控制端相连，所述第十一选择器的第二输入端与第十选择器的输出端相连，所述第四反向器的输入端与第二D触发器的Q输出端相连，所述第一与门的第一输入端与第五选择器的输出端相连，所述第一与门的第二输入端与第四反相器的输出端相连，所述第十一选择器的选择控制端与第一与门的输出端相连，所述第十一选择器的输出端与第二D触发器的D输入端相连，所述第二D触发器的时钟控制端与第七选择器的输入端相连；所述第十二选择器的第一输入端用于接收第三低通滤波器的计数初始值，所述第十二选择器的第二输入端与第二比较信号相连，所述第十二选择器的选择控制端与第一比较信号相连，所述第十二选择器的输出端与第十五选择器的第一输入端相连，所述第十三选择器的第一输入端用于接收第三低通滤波器的计数初始值，所述第十三选择器的第二输入端与第二比较信号相连，所述第十三选择器的选择控制端与第一比较信号相连，所述第十三选择器的输出端与第十四选择器的第一输入端相连，所述第十四选择器的第二输入端与第三D触发器的Q输出端相连，所述第七反相器的输入端与第五选择器的输出端相连，所述第七反相器的输出端与第四与门的第二输入端相连，所述第四与门的第一输入端与第二触发器的Q输出端相连，所述第四与门的输出端与第十四选择器的选择控制端相连，所述第十五选择器的第二输入端与第十四选择器的输出端相连，所述第六反相器的输入端与第二D触发器的Q输出端相连，所述第三与门的第一输入端与第五选择器的输出端相连，所述第三与门的第二输入端与第六反相器的输出端相连，所述第十五选择器的选择控制端与第三与门的输出端相连，所述第十五选择器的输出端与第三D触发器的D输入端相连，所述第三D触发器的时间控制端与第七选择器的输入端相连。5.如权利要求2所述的用于定时器的信号产生控制电路，其特征在于，所述第三输入触发电路包括第三选择器，所述第三选择器的第一输入端用于接收第一内部触发输入信号，
所述第三选择器的第二输入端用于接收第二内部触发输入信号，所述第三选择器的第三输入端与第一边沿检测电路相连，所述第三选择器的选择控制端与配置位ts相连，所述第三选择器的输出端与选择器的第四输入端相连。6.如权利要求1所述的用于定时器的信号产生控制电路，其特征在于，所述使能信号产生电路包括第五与门、第四D触发器、第十六选择器、第十七选择器、第十八选择器和第五D触发器；所述第五与门的第一输入端与配置位sms相连，所述第五与门的第二输入端用于接收触发信号的上升沿信号，所述第四D触发器的D输入端与第五与门的输出端相连，所述第四D触发器的Q输出端与第十六选择器的第二输入端相连，所述第四D触发器的D输入端与第十六选择器的第一输入端相连，所述第十六选择器的选择控制端与配置位相连，所述第十七选择器的第一输入端与高电平信号相连，所述第十七选择器的第二输入端与低电平信号相连，所述第十七选择器的选择控制端与第十六选择器的输出端相连，所述第十八选择器的第一输入端为数据写入端，所述第十八选择器的第二输入端与第十七选择器的输出端相连，所述第十八选择器的选择控制端为数据写入端，所述第十八选择器的输出端与第五D触发器的D输入端相连，所述第五D触发器的时钟控制端用于接收内部时钟信号，所述第五D触发器的Q输出端用于输出第一使能信号。7.如权利要求1所述的用于定时器的信号产生控制电路，其特征在于，所述门控信号产生电路包括第六与门、第六D触发器、第十九选择器、第二十选择器、第七D触发器和第八D触发器；所述第六与门的第一输入端用于接收触发信号，所述第六与门的第二输入端用于接收第一使能信号，所述第六D触发器的D输入端与第六与门的输出端相连，所述第六D触发器的时钟控制端用于接收内部时钟信号，所述第六D触发器的Q输出端与第十九选择器的第二输入端相连，所述第六D触发器的D输入端与第十九选择器的第一输入端相连，所述第十九选择器的选择控制端与配置位msm相连，所述第十九选择器的输出端与第二十选择器的第一输入端相连，所述第二十选择器的第二输入端用于接收第一使能信号，所述第二十选择器的选择控制端与配置位sms相连，所述第七D触发器的D输入端与第二十选择器的输出端相连，所述第七D触发器的Q输出端与第八D触发器的D输入端相连，所述第八D触发器的Q输出端用于输出第二使能信号。8.如权利要求1所述的用于定时器的信号产生控制电路，其特征在于，所述复位信号产生电路包括第二十一选择器、第九D触发器、第二十二选择器和第一或门；所述第二十一选择器的第一输入端用于接收触发信号的上升沿信号，所述第二十一选择器的第二输入端与低电平信号相连，所述第二十一选择器的选择控制端与配置位sms相连，所述第九D触发器的D输入端与第二十一选择器的输出端相连，所述第九D触发器的时钟控制端与内部时钟信号相连，所述第二十二选择器的第一输入端与第二十一选择器的输出端相连，所述第二十二选择器的第二输入端与第九D触发器的Q输出端相连，所述第二十二选择器的选择控制端与配置位msm相连，所述第一或门的第一输入端与第二十二选择器的输出端相连，所述第一或门的第二输入端为数据写入端，所述第一或门的输出端用于输出复位信号。9.如权利要求7所述的用于定时器的信号产生控制电路，其特征在于，所述时钟信号产
生电路包括第十D触发器、第十一D触发器、第八反相器、第七与门、第二十三选择器和第八与门；所述第十D触发器的D输入端用于接收触发信号，所述第十D触发器的Q输出端与第十一D触发器的D输入端相连，所述第八反相器的输入端与第十一D触发器的Q输出端相连，所述第七与门的第一输入端与第十D触发器的Q输出端相连，所述第七与门的第二输入端与第八反相器的输出端相连，所述第七与门的输出端用于输出触发信号的上升沿信号，所述第二十三选择器的第一输入端用于接收逻辑驱动信号，所述第二十三选择器的第二输入端与第七与门的输出端相连，所述第二十三选择器的第三输入端与编码器相连，所述第二十三选择器的第四输入端...

【专利技术属性】
技术研发人员：张跃玲，万海军，束克留，韩兴成，
申请(专利权)人：苏州聚元微电子股份有限公司，
类型：发明
国别省市：