移位寄存时钟生成器、数据运算单元及芯片制造技术

一种移位寄存时钟生成器，其特征在于，包括锁存单元，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的第一电平信号；信号跳变单元，用于在锁存单元接收到延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号；延迟单元，用于根据跳变信号生成延迟信号；脉冲信号生成单元，用于根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间。间大于等于后一级移位寄存器的保持时间。间大于等于后一级移位寄存器的保持时间。

【技术实现步骤摘要】
移位寄存时钟生成器、数据运算单元及芯片


[0001]本申请实施例涉及半导体器件
，尤其涉及一种移位寄存时钟生成器、数据运算单元及芯片。

技术介绍

[0002]时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。
[0003]时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。现有技术中，时钟生成器的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成器的若干级处理之后，脉冲宽度可能会发生变化，导致不能满足某些特定场景下例如在两级的移位寄存器中使用的需求。

技术实现思路

[0004]本申请的目的在于提出一种移位寄存时钟生成器、数据运算单元及芯片，以至少部分解决上述问题。
[0005]本申请实施例的第一方面提供了一种移位寄存时钟生成器，其包括：
[0006]锁存单元，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的所述第一电平信号；
[0007]信号跳变单元，用于在所述锁存单元接收到所述延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；
[0008]延迟单元，用于根据所述跳变信号生成所述延迟信号；/>[0009]脉冲信号生成单元，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。
[0010]在一个可选的实施方式中，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；且所述第三电平信号为高电平信号，第四电平信号为低电平信号。
[0011]在一个可选的实施方式中，所述信号跳变单元包括反馈子单元以及切沿子单元，所述反馈子单元用于保持所述第四电平信号，所述切沿子单元用于对第一电平信号进行切沿得到所述第四电平信号。
[0012]在一个可选的实施方式中，所述脉冲信号生成单元包括第一输出单元以及第二输出单元，其中：
[0013]所述第一输出单元用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲
信号，N为大于等于1的整数；
[0014]所述第二输出单元，用于对所述跳变信号进行M级逻辑翻转处理得到第二时钟脉冲信号M为大于等于1的整数，且M大于N。
[0015]在一个可选的实施方式中，所述移位寄存时钟生成器还包括：输入单元，用于根据时钟源信号生成所述第一电平信号以及所述第二电平信号。
[0016]在一个可选的实施方式中，所述输入单元进一步用于通过对所述时钟源信号进行偶数次翻转得到第一电平信号以及对所述时钟源信号进行奇数次翻转得到第二电平信号。
[0017]在一个可选的实施方式中，所述输入单元包括H级反相器，所述H级反相器中的R级反相器对所述时钟源信号进行偶数次反相处理，得到第一电平信号；所述H级反相器中的S级反相器对所述时钟源信号进行奇数次反相处理，得到第二电平信号；
[0018]H为大于或等于2的正整数，R、S为大于或等于1的正整数，其中，若 H为偶数，则S小于H，且R小于或等于H；若H为奇数，则R小于H，且 S小于或等于H。
[0019]在一个可选的实施方式中，所述延迟单元包括选择器以及若干个延迟子单元，所述选择器用于选择其中之一延迟子单元工作以生成所述延迟信号。
[0020]本申请实施例的第二方面提供了一种数据运算单元，其包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为上述第一方面提供的移位寄存时钟生成器。
[0021]本申请实施例的第三方面提供了一种芯片，其包括上述第二方面提供的数据运算单元。
[0022]本申请实施例中的移位寄存时钟生成器，由于其锁存单元可以对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的第一电平信号，其信号跳变单元可以在锁存单元接收到延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中第一电平信号与第二电平信号互为反相信号，第三电平信号与第四电平信号互为反相信号，其延迟单元可以根据跳变信号生成延迟信号，其脉冲信号生成单元可以根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间，使得能够在调整延迟单元的延时时长的情况下对第一时钟脉冲信号以及第二时钟脉冲信号的脉冲宽度进行合理的调整，能够满足两级移位寄存器对脉冲宽度的需求，进而能够使得两级移位寄存器能够对数据信号进行准确存储。
附图说明
[0023]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0024]图1为本实施例中的移位寄存时钟生成器的一个可选的结构示意图；
[0025]图2为本实施例中的两级移位寄存器的一个可选的的示意图；
[0026]图3为本实施例中移位寄存时钟生成器的另一个可选的结构示意图；
[0027]图4为本实施例中的移位寄存时钟生成器的一个可选的具体电路结构示意图；
[0028]图5为本实施例中的移位寄存时钟生成器的一个可选的第一时钟脉冲信号以及第
二脉冲时钟信号的时序图；
[0029]图6为本实施例中提供的数据运算单元的结构示意图；
[0030]图7为本实施例中提供的芯片的结构示意图；
[0031]图8为本实施例中提供的算力板的结构示意图；
[0032]图9为本实施例中提供的计算设备的结构示意图。
[0033]附图标记说明：
[0034]1、输入单元；2、锁存单元；3、信号跳变单元；31、反馈子单元；32、切沿子单元；4、延迟单元；5、脉冲信号生成单元；51、第一输出单元；52、第二输出单元；
[0035]Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四NMOS管；Q5、第五NMOS管；Q6、第六NMOS管；Q7、第七PMOS 管；Q8、第八NMOS管；Q9、第九PMOS管；Q10、第十NMOS管；Q11、第十一PMOS管；Q12、第十二NMOS管；Q13、第十三PMOS管；Q14、第十四NMOS管；Q15、第十五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存时钟生成器，其特征在于，包括：锁存单元，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的所述第一电平信号；信号跳变单元，用于在所述锁存单元接收到所述延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；延迟单元，用于根据所述跳变信号生成所述延迟信号；脉冲信号生成单元，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。2.根据权利要求1所述的移位寄存时钟生成器，其特征在于，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；且所述第三电平信号为高电平信号，第四电平信号为低电平信号。3.根据权利要求1所述的移位寄存时钟生成器，其特征在于，所述信号跳变单元包括反馈子单元以及切沿子单元，所述反馈子单元用于保持所述第四电平信号，所述切沿子单元用于对第一电平信号进行切沿得到所述第四电平信号。4.根据权利要求1所述的移位寄存时钟生成器，其特征在于，所述脉冲信号生成单元包括第一输出单元以及第二输出单元，其中：所述第一输出单元用于对所述跳变...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：