时钟生成器、数据运算单元及芯片制造技术

本发明专利技术提供了一种时钟生成器、数据运算单元及芯片，时钟生成器包括切沿信号生成模块以及切沿模块，切沿信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，切沿信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从切沿信号生成模块的输出端输出，切沿模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿模块的输出端输出。该时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。间。间。

【技术实现步骤摘要】
时钟生成器、数据运算单元及芯片


[0001]本专利技术涉及半导体器件
，尤其涉及一种时钟生成器、数据运算单元及芯片。

技术介绍

[0002]时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。时钟电路的应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。
[0003]而在一些锁存电路中，其锁存数据时需要时钟信号电平触发，若输入的时钟信号的电平长时间保持高电平，需要锁存的输入数据信号就必须在一个较长的保持时间内保持稳定不变，在这种情况下，若无法保证锁存的输入数据信号在该保持时间内保持稳定不变，则易使锁存电路无法正常锁存数据。
[0004]由于保持输入数据信号长时间稳定不变相对而言较为麻烦，因此提供一种能够将输入锁存电路的时钟信号转换为高电平持续时间更小的脉冲时钟信号的时钟生成器，以减少输入锁存电路的输入数据信号所需的保持时间，满足锁存电路正常存储数据的需求，就成了亟需解决的问题。

技术实现思路

[0005]本专利技术的目的在于提出一种时钟生成器、数据运算单元及芯片以至少部分解决上述问题。
[0006]根据本申请实施例的第一方面，提供了一种时钟生成器，该时钟生成器包括：切沿信号生成模块，所述切沿信号生成模块包括输入端以及输出端，所述切沿信号生成模块的输入端与时钟源连接，并接收所述时钟源发出的时钟源信号，所述切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出；
[0007]切沿模块，所述切沿模块包括第一输入端、第二输入端以及输出端，所述切沿模块的第一输入端与所述时钟源连接，所述切沿模块的第二输入端与所述切沿信号生成模块的输出端连接，所述切沿模块根据所述时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且所述切沿模块在所述时钟源信号的高电平持续时间内根据所述切沿信号对所述时钟源信号进行逻辑处理，以生成所述脉冲时钟信号的下降沿，所述脉冲时钟信号从所述切沿模块的输出端输出。
[0008]在一个可选的实施方式中，所述切沿信号生成模块包括级联的奇数级反相器，所述奇数级反相器用于对所述时钟源信号进行奇数次反相处理，以生成与所述时钟源信号反相的所述切沿信号，所述切沿信号生成模块的输入端为所述奇数级反相器的第一级反相器的输入端，所述切沿信号生成模块的输出端为所述奇数级反相器的最后一级反相器的输出端。
[0009]在一个可选的实施方式中，所述切沿信号生成模块包括级联的3个反相器，且每一个所述反相器包括一个PMOS管以及一个NMOS管。
[0010]在一个可选的实施方式中，所述切沿模块包括：与非门电路。
[0011]在一个可选的实施方式中，所述时钟生成器还包括：输出模块，所述输出模块用于根据所述脉冲时钟信号生成L路脉冲信号，其中，L为大于等于1的整数。
[0012]在一个可选的实施方式中，所述时钟生成器还包括：所述输出模块包括级联的H级反相器，所述H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。
[0013]在一个可选的实施方式中，所述切沿模块还用于将所述脉冲时钟信号反馈给所述切沿信号生成模块以使得所述切沿信号生成模块根据所述时钟源信号生成切沿信号。
[0014]在一个可选的实施方式中，所述时钟生成器还包括：反馈模块，所述反馈模块包括输入端以及输出端，所述反馈模块的输入端连接在所述切沿模块的输出端，所述反馈模块的输出端进一步耦合至切沿信号生成模块，所述切沿模块通过所述反馈模块将所述脉冲时钟信号反馈给所述切沿信号生成模块，以使所述切沿信号生成模块根据所述脉冲时钟信号对所述时钟源信号进行逻辑处理以生成所述切沿信号。
[0015]根据本申请实施例的第二方面，还提供了一种数据运算单元，其包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为前述第一方面中所提供的时钟生成器。
[0016]根据本申请实施例的第三方面，还提供了一种芯片，其包括至少一个前述第二方面中所提供的数据运算单元。
[0017]本申请实施例提供的时钟生成器，由于其切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出，切沿模块能够根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，并且脉冲时钟信号从切沿模块的输出端输出。因此本实施例中的时钟生成器生成的脉冲时钟信号迎来下降沿相比于时钟源信号迎来下降沿要更快，即本实施例中的脉冲时钟信号的高电平持续时间比时钟源信号的高电平持续时间更短，从而将该脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间，从而能够满足锁存电路正常存储数据的需求。
附图说明
[0018]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0019]图1示出了本实施例中的一个时钟生成器的结构示意图。
[0020]图2示出了本实施例中的另一个时钟生成器的结构示意图。
[0021]图3示出了本实施例中的一个反相器的时序示意图；
[0022]图4示出了本实施例中的一种可选的时钟生成器的具体电路结构示意图；
[0023]图5示出了本申请实施例中提供的数据运算单元的结构示意图；
[0024]图6示出了本申请实施例中提供的芯片的结构示意图。
[0025]附图标记说明：
[0026]1、切沿信号生成模块；2、切沿模块；3、反馈模块；4、输出模块；500、数据运算单元；501、控制电路；502、运算电路；503、时钟电路；600、芯片；601、控制单元；
[0027]CLK、时钟源信号；CKP、脉冲时钟信号；CKN、第一脉冲信号；FB、反馈模块的输入端；X、切沿信号生成模块的输出端；OUT、跳变单元的输出端；S1、第一反相器的输出端；S2、第二反相器的输出端；A、第六反相器的输出端；
[0028]Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四PMOS管；Q5、第五PMOS管；Q6、第六PMOS管；Q7、第七PMOS管；Q8、第八NMOS管；Q9、第九NMOS管；Q10、第十NMOS管；Q11、第十一NMOS管；Q12、第十二NMOS管；Q13、第十三NMOS管；Q14、第十四NMOS管；Q15、第十五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；Q18、第十八NMOS管；Q19、第十九PMOS管；Q20、第二十NMOS管。
具体实施方式
[0029]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释本申请，而非本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟生成器，其特征在于，包括：切沿信号生成模块，所述切沿信号生成模块包括输入端以及输出端，所述切沿信号生成模块的输入端与时钟源连接，并接收所述时钟源发出的时钟源信号，所述切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出；切沿模块，所述切沿模块包括第一输入端、第二输入端以及输出端，所述切沿模块的第一输入端与所述时钟源连接，所述切沿模块的第二输入端与所述切沿信号生成模块的输出端连接，所述切沿模块根据所述时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且所述切沿模块在所述时钟源信号的高电平持续时间内根据所述切沿信号对所述时钟源信号进行逻辑处理，以生成所述脉冲时钟信号的下降沿，所述脉冲时钟信号从所述切沿模块的输出端输出。2.根据权利要求1所述的时钟生成器，其特征在于，所述切沿信号生成模块包括级联的奇数级反相器，所述奇数级反相器用于对所述时钟源信号进行奇数次反相处理，以生成与所述时钟源信号反相的所述切沿信号，所述切沿信号生成模块的输入端为所述奇数级反相器的第一级反相器的输入端，所述切沿信号生成模块的输出端为所述奇数级反相器的最后一级反相器的输出端。3.根据权利要求2所述的时钟生成器，其特征在于，所述切沿信号生成模块包括级联的3个反相器，且每一个所述反相器包括一个PMOS管以及一个NMOS管。4.根据权利要求1所述的时钟生成器，其特征在于，所述切沿模...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：发明
国别省市：