一种基于负反馈改善伪静态回路的动态D触发器制造技术

本发明专利技术涉及一种基于负反馈改善伪静态回路的动态D触发器。传统的动态D触发器利用了电荷存储数据信息，导致在低频时钟下电荷会通过电阻放电导致数据丢失。传统的优化是加入一个小尺寸反相器给电容进行充放电来保持数据稳定。但是两级反相器级联构成了一个正反馈的寄存器结构，在数据改变时，需要更强的写入能力或者更长的写入时间。本发明专利技术提出的结构通过时序控制，在数据写入的时候，伪静态回路与主路断开，并通过负反馈预先的进行自放电或自充电，降低数据的传输延时。而在数据保持时，伪静态回路连接主路保持数据稳定。本发明专利技术在不影响动态D触发器的高频特性外，保证了低频数据的稳定性。稳定性。稳定性。

【技术实现步骤摘要】
一种基于负反馈改善伪静态回路的动态D触发器


[0001]本专利技术涉及一种基于负反馈改善伪静态回路的动态D触发器。

技术介绍

[0002]传统CMOS动态D触发器与CMOS静态D触发器不同，CMOS静态D触发器需要4个反相器与4个传输门，而动态D触发器通过增加输入级电容存储电荷来保持数据。但是若下一拍时钟输入的数据与存储数据不同，则很有可能对输入级电容充放电，导致误码。为解决其存储电荷不稳定的问题，传统方法通过伪静态回路的加入来保持电荷。如图1所示，通过加入一个小尺寸的反相器与动态D触发器中的反相器构成一个寄存器结构。伪静态回路的设计使得存储节点的抗噪声性能大幅提升，其本质通过正反馈回路强制存储节点锁定在0或1上。图1中，第一传输门TG1，一端接输入信号D，另一端与第一电荷存储电容C1和第一反相器INV1的输入端相连；第一电荷存储电容C1另一端接地，第一传输门TG1中NMOS栅端接第一正向时钟CLK，PMOS栅端接第一反相器INV1与第一反馈反相器SINV1的输入输出首尾相连，构成正反馈的寄存器结构。第一反相器INV1的输出端接第二传输门TG2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于负反馈改善伪静态回路的动态D触发器，其特征在于：第一传输门TG1，一端接输入信号D，另一端与第一电荷存储电容C1和第一反相器INV1的输入端相连；第一电荷存储电容C1另一端接地，第一传输门TG1中NMOS栅端接第一正向时钟CLK，PMOS栅端接第二反向时钟第一反相器INV1输入端与第一晶体管MOS1的源级相连，第一晶体管MOS1的漏极与第三反相器INV3的输出相连；第一反相器INV1的输出端与第二晶体管MOS2的漏极相连，第二晶体管MOS2的源级与第三反相器INV3的输入相连；第三反相器INV3的输入与第三晶体管MOS3的漏极相连，第三反相器INV3的输出端与第三晶体管MOS3的源级相连；第一晶体管MOS1的栅极和第二晶体管MOS2的栅极接第二反向时钟第三晶体管MOS3的栅极接第一正向时钟CLK；第一反相器INV1的输出端接第二传输门TG2的输入端，第二传输门TG2的输出端接第二电荷存储电容C2和第二反相器INV2；第二电荷存储电容从C2另一端接地，第二传输门TG2中NMOS栅端接第二反向时钟PMOS栅端接第一正向时钟CLK；第二反相器INV2输入端与第四晶体管MOS4的源级相连，第四晶体管MOS4的漏极与第四反相器INV4的输出相连；第二反相器INV2的输出端与第五晶体管MOS5的漏极相连，第五晶体管MOS5的源级与第四反相器INV4的输入相连；第四反相器INV4的输入与第六晶体管MOS6的漏极相连，第四反相器INV4的输出端与第六晶体管MOS6的源级相连；第四晶体管MOS4的栅极和第五晶体管MOS5的栅极接第一正向时钟CLK，第六晶体管MOS6的栅极接第二反向时钟第二反相器INV2的输出即为改善后的动态D触发器的输出级Q。2.权利要求1所述的一种基于负反馈改善伪静态回路的动态D触发器，其特征在于：步骤1：当数据传送至动态D触发器的输入D端，且第一正向时钟CLK为高电平时，第二反向时钟为低电平，第一传输门TG1导通，将D...

【专利技术属性】
技术研发人员：刘素娟，刘堃，葛傲冉，
申请(专利权)人：北京工业大学，
类型：发明
国别省市：