带置复位结构的D触发器及其单粒子轰击位置定位方法技术

本发明专利技术公开了一种带置复位结构的D触发器及其单粒子轰击位置定位方法，本发明专利技术带置复位结构的D触发器包括置复位电路网络单元和结构完全一致的至少两条D触发器链，所述D触发器链由多级D触发器单元依次级联构成，各条D触发器链中的每一级D触发器单元一一对应、且各条D触发器链中的任意一级D触发器单元共用置复位电路网络单元提供的D触发器信号RD1和RD2。本发明专利技术通过结构完全一致的至少两条D触发器链可判断单粒子轰击后造成D触发器失效的是置复位网络单元还是D触发器链单元，从而能够对单粒子效应造成的单粒子翻转效应和单粒子瞬态效应的敏感节点进行准确定位。的敏感节点进行准确定位。的敏感节点进行准确定位。

D trigger with reset structure and its single particle bombardment location method

【技术实现步骤摘要】
带置复位结构的D触发器及其单粒子轰击位置定位方法


[0001]本专利技术涉及D触发器的单粒子效应定位技术，具体涉及一种带置复位结构的D触发器及 其单粒子轰击位置定位方法。

技术介绍

[0002]宇宙空间中存在大量高能粒子(质子、电子、重离子等)，集成电路中的时序电路受到这 些高能粒子轰击后，其保持的状态有可能发生翻转，此效应称为单粒子翻转效应。单粒子轰 击集成电路的LET(线性能量转移)值越高，越容易产生单粒子翻转效应。集成电路中的组 合电路受到这些高能粒子轰击后，有可能产生瞬时电脉冲，此效应称为单粒子瞬态效应，单 粒子轰击集成电路的LET值越高，产生的瞬时电脉冲持续时间越长，电脉冲越容易被时序电 路采集。如果时序电路的状态发生错误翻转，或者单粒子瞬态效应产生的瞬时电脉冲被时序 电路错误采集，都会造成集成电路工作不稳定甚至产生致命的错误，这在航天、军事领域尤 为严重。因此，针对易造成单粒子翻转效应和单粒子瞬态效应的敏感节点进行加固从而减少 单粒子翻转效应和单粒子瞬态效应越来越重要。
[0003]D触发器(D Flip Flop，DFF)作为边沿触发的存储单元，是集成电路中使用最多的时 序单元之一，其抗单粒子翻转和单粒子瞬态的能力对整个集成电路的抗单粒子翻转和单粒子 瞬态的能力起关键作用，对D触发器进行相应加固可以使集成电路的抗单粒子翻转和单粒子 瞬态能力得到提高。某些集成电路需要控制集成电路中D触发器的状态，强制D触发器输出 高电平或低电平以及把其中锁存的数据置为逻辑“1”或逻辑“0”。在D触发器原有的结构基 础上增加置位和复位电路以及置位信号端和复位信号端，可以实现D触发器自身的置位和复 位结构，并通过置位和复位信号来控制D触发器的置位和复位功能。
[0004]单粒子效应指单个带电粒子穿过电子器件的敏感节点导致电荷产生和收集，可诱发单粒 子效应，影响工作可靠性。辐照实验是验证集成电路抗辐照滤波加固效果最准确、最有效的 方式，主要分为在轨实验和地地面实验两种。在轨实验是借助行航天设备，将待测器件运送 至地球外太空不同的轨道中，观察其在真实辐照环境下的辐照效应。在轨实验能直观体现出 器件的抗辐照滤波加固效果，但实现难度大，机会稀缺。地面实验在实验室搭建人工辐射源， 利用加速器对粒子进行加速，轰击被测电路，模拟真实辐照环境。但人工模拟辐照环境与真 实辐照环境相比，粒子能量较低，但通量不高，且方向固定，得到的结论与真实环境的结果 存在一定的差异。上述两种测试方式均是对整个测试结构进行单粒子轰击，来验证电路抗辐 照滤波加固效果，但无法精准定位到单粒子轰击造成芯片中具体哪个单元发生单粒子翻转而 导致电路加固失效。传统上认为只有反偏的PN结才能收集电离出来的电子空穴对，因此只有 晶体管截止状态下的漏极才会认为是敏感节点，以带置复位功能的D触发器为例，带置复位 功能的置复位网络和D触发器链都存在多处敏感节点，这些敏感节点在受到单粒子轰击后均 能造成带置复位功能的D触发器失效。传统的辐照实验并不能对单粒子效应造成的单粒子翻 转效应和单粒子瞬态效应的敏感节点进行准确定位。
时钟信号CKN为时钟信号CK经一级反相器后的输出，使得当时钟信号CK为高电平1时、反 相时钟信号CKN为低电平0，当时钟信号CK为高电平0时、反相时钟信号CKN为低电平1， 所述主从交叉DICE触发器的输出端用于输出信号Q，且记各条D触发器链中一条D触发器链 的输出信号为Q1、另一条D触发器链的输出信号为Q2。
[0014]可选地，所述主从交叉DICE触发器包括26个PMOS管和26个NMOS管，其中：PMOS管 P1的栅极连接数据信号D，源极连接电源VDD，漏极连接PMOS管P2的源极；PMOS管P2的栅 极连接时钟信号CK，源极连接PMOS管P1的漏极；NMOS管N1的栅极连接反相时钟信号CKN， 源极连接NMOS管N2的漏极，漏极连接PMOS管P2的漏极；NMOS管N2的栅极连接数据信号D， 源极连接地VSS，漏极连接NMOS管N1的源极；PMOS管P3的栅极连接数据信号D，源极连接 电源VDD，漏极连接PMOS管P4的源极；PMOS管P4的栅极连接时钟信号CK，源极连接PMOS 管P3的漏极，漏极连接NMOS管N3的漏极；NMOS管N3的栅极连接反相时钟信号CKN，源极 连接NMOS管N4的漏极，漏极连接PMOS管P3的漏极；NMOS管N4的栅极连接数据信号D，源 极连接地VSS，漏极连接NMOS管N3的源极；PMOS管P5的栅极连接PMOS管P2和NMOS管N1 的漏极，源极连接电源VDD，漏极连接NMOS管N5的漏极；NMOS管N5的栅极连接PMOS管P4 和NMOS管N3的漏极，源极连接地VSS，漏极连接PMOS管P5的漏极；PMOS管P6的栅极连接 PMOS管P4和NMOS管N3的漏极，源极连接电源VDD，漏极连接NMOS管N6的漏极；NMOS管 N6的栅极连接PMOS管P2和NMOS管N1的漏极，源极连接地VSS，漏极连接PMOS管P6的漏 极；PMOS管P7的栅极连接PMOS管P6和NMOS管N6的漏极，源极连接电源VDD，漏极连接 PMOS管P8和PMOS管P9的漏极；PMOS管P8的栅极连接反相时钟信号CKN，源极连接PMOS 管P7和PMOS管P9的漏极；PMOS管P9的栅极连接RD2，源极连接电源VDD，漏极连接PMOS 管P7的漏极；NMOS管N7的栅极连接时钟信号CK，源极连接NMOS管N8的漏极，漏极连接 PMOS管P8的漏极；NMOS管N8的栅极连接PMOS管P5和NMOS管N5的漏极，源极连接PMOS 管P9的漏极，漏极连接NMOS管N7的源极；NMOS管N9的栅极连接RD1，源极连接地VSS， 漏极连接NMOS管N8的源极；PMOS管P10的栅极连接PMOS管P5和NMOS管N5的漏极，源极 连接电源VDD，漏极连接PMOS管P11的源极；PMOS管P11的栅极连接反相时钟信号CKN，源 极连接PMOS管P10的漏极，漏极连接NMOS管N10的漏极；NMOS管N10的栅极连接时钟信号 CK，源极连接NMOS管N11的漏极，漏极连接PMOS管P11的漏极；NMOS管N12的栅极连接RD12， 源极连接地VSS，漏极连接NMOS管N11的源极；PMOS管P12的栅极连接PMOS管P5和NMOS 管N5的漏极，源极连接电源VDD，漏极连接PMOS管P13的源极；PMOS管P13的栅极连接反 相时钟信号CKN，源极连接PMOS管P12的漏极，漏极连接NMOS管N13的漏极；NMOS管N13 的栅极连接时钟信号CK，源极连接NMOS管N14的漏极；NMOS管N14的栅极连接PMOS管P6 和NMOS管N6的漏极，源极连接地VSS，漏极连接NMOS管N13的源极；PMOS管P14的栅极连 接PMOS管P5和NMOS管N5的漏极，源极连接电源VDD，漏极连接PMOS管P115源极；PMOS 管P15的栅极连接反相时钟信号CKN，源极连接PMOS管P14的漏极，漏极连接NMOS管N15 的漏极；NMOS管N15的栅极连接时钟信号CK，源极连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带置复位结构的D触发器，其特征在于，包括置复位电路网络单元和结构完全一致的至少两条D触发器链，所述D触发器链由多级D触发器单元依次级联构成，各条D触发器链中的每一级D触发器单元一一对应、且各条D触发器链中的任意一级D触发器单元共用置复位电路网络单元提供的D触发器信号RD1和RD2。2.根据权利要求1所述的带置复位结构的D触发器，其特征在于，所述置复位电路网络单元包括一个输入端以输入信号RD和用于输出D触发器信号RD1和RD2的两个输出端。3.根据权利要求2所述的带置复位结构的D触发器，其特征在于，所述置复位电路网络单元包括8个PMOS管P111～P118和12个NMOS管N111～N114、N116、N118～N120，PMOS管P111的栅极连接输入信号RD，源极连接电源VDD，漏极连接PMOS管P112的源极；PMOS管P114的栅极连接输入信号RD，源极连接电源VDD，漏极连接NMOS管N114的漏极；NMOS管N114的栅极连接输入信号RD，源极连接地VSS；PMOS管P115的栅极连接PMOS管P114和NMOS管N114的漏极，源极连接电源VDD，漏极连接NMOS管N116的漏极；NMOS管N116的栅极连接PMOS管P114和NMOS管N114的漏极，源极连接地VSS；PMOS管P112的栅极连接PMOS管P115和NMOS管N116的漏极，源极连接PMOS管P111的漏极，漏极连接NMOS管N111的源极；NMOS管N111的栅极连接PMOS管P115和NMOS管N116的漏极，源极连接NMOS管N112的漏极；NMOS管N112的栅极连接输入信号RD，源极连接地VSS；PMOS管P116的栅极连接输入信号RD，源极连接电源VDD，漏极连接PMOS管P117的源极；PMOS管P117的栅极连接PMOS管P115和NMOS管N116的漏极，源极连接PMOS管P116的漏极，漏极连接NMOS管N118的漏极；NMOS管N118的栅极连接PMOS管P115和NMOS管N116的漏极，源极连接NMOS管N119的漏极，漏极连接PMOS管P117的漏极；NMOS管N119的栅极连接输入信号RD，源极连接地VSS，漏极连接NMOS管N118的源极；PMOS管P113的栅极连接PMOS管P112和NMOS管N111的漏极，源极连接电源VDD，漏极连接NMOS管N113的漏极；NMOS管N113的栅极连接PMOS管P112和NMOS管N111的漏极，源极连接VSS，漏极连接PMOS管P113的漏极；PMOS管P113和NMOS管N113的漏极连接输出D触发器信号RD1；PMOS管P118的栅极连接PMOS管P117和NMOS管N118的漏极，源极连接电源VDD，漏极连接NMOS管N120的漏极；NMOS管N120的栅极连接PMOS管P117和NMOS管N118的漏极，源极连接地VSS，漏极连接PMOS管P118的漏极；PMOS管P118和NMOS管N120的漏极连接输出D触发器信号RD2。4.根据权利要求3所述的带置复位结构的D触发器，其特征在于，所述置复位电路网络单元还包括NMOS管N115，NMOS管N115的栅极连接PMOS管P114和NMOS管N114的漏极，源极和漏极连接地VSS，NMOS管N115用于作为电容使用。5.根据权利要求4所述的带置复位结构的D触发器，其特征在于，所述置复位电路网络单元还包括NMOS管N117，NMOS管N117的栅极连接PMOS管P115和NMOS管N116的漏极，源极和漏极连接VSS，NMOS管N117用于作为电容使用。6.根据权利要求1所述的带置复位结构的D触发器，其特征在于，所述D触发器单元均为采用主从交叉DICE结构的主从交叉DICE触发器。7.根据权利要求6所述的带置复位结构的D触发器，其特征在于，所述主从交叉DICE触发器包括5个输入端和1个输出端，5个输入端分别用于输入数据信号D、时钟信号CK、反相时钟信号CKN以及D触发器信号RD1和RD2，其中反相时钟信号CKN为时钟信号CK经一级反相器后的输出，使得当时钟信号CK为高电平1时、反相时钟信号CKN为低电平0，当时钟信号CK为高电平0时、反相时钟信号CKN为低电平1，所述主从交叉DICE触发器的输出端用于输出信号
Q，且记各条D触发器链中一条D触发器链的输出信号为Q1、另一条D触发器链的输出信号为Q2。8.根据权利要求7所述的带置复位结构的D触发器，其特征在于，所述主从交叉DICE触发器包括26个PMOS管和26个NMOS管，其中：PMOS管P1的栅极连接数据信号D，源极连接电源VDD，漏极连接PMOS管P2的源极；PMOS管P2的栅极连接时钟信号CK，源极连接PMOS管P1的漏极；NMOS管N1的栅极连接反相时钟信号CKN，源极连接NMOS管N2的漏极，漏极连接PMOS管P2的漏极；NMOS管N2的栅极连接数据信号D，源极连接地VSS，漏极连接NMOS管N1的源极；PMOS管P3的栅极连接数据信号D，源极连接电源VDD，漏极连接PMOS管P4的源极；PMOS管P4的栅极连接时钟信号CK，源极连接PMOS管P3的漏极，漏极连接NMOS管N3的漏极；NMOS管N3的栅极连接反相时钟信号CKN，源极连接NMOS管N4的漏极，漏极连接PMOS管P3的漏极；NMOS管N4的栅极连接数据信号D，源极连接地VSS，漏极连接NMOS管N3的源极；PMOS管P5的栅极连接PMOS管P2和NMOS管N1的漏极，源极连接电源VDD，漏极连接NMOS管N5的漏极；NMOS管N5的栅极连接PMOS管P4和NMOS管N3的漏极，源极连接地VSS，漏极连接PMOS管P5的漏极；PMO...

【专利技术属性】
技术研发人员：梁斌，陈建军，池雅庆，袁珩洲，罗登，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：