适用于移位寄存器的时钟生成电路、数据运算电路及芯片制造技术

一种适用于移位寄存器的时钟生成电路，包括信号跳变电路，用于在锁存电路接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到所述锁存电路释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；脉冲信号生成电路，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。于所述后一级移位寄存器的保持时间。于所述后一级移位寄存器的保持时间。

【技术实现步骤摘要】
适用于移位寄存器的时钟生成电路、数据运算电路及芯片


[0001]本申请实施例涉及半导体器件
，尤其涉及一种适用于移位寄存器的时钟生成电路、数据运算电路及芯片。

技术介绍

[0002]时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。
[0003]时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。现有技术中，时钟生成器的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成器的若干级处理之后，脉冲宽度可能会发生变化，导致不能满足某些特定场景下例如在两级的移位寄存器中使用的需求。

技术实现思路

[0004]本申请的目的在于提出一种适用于移位寄存器的时钟生成电路、数据运算电路及芯片，以至少部分解决上述问题。
[0005]本申请实施例的第一方面提供了一种适用于移位寄存器的时钟生成电路，其包括：
[0006]信号跳变电路，用于在锁存电路接收到第一电平信号之前接收到所述第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到所述锁存电路释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；
[0007]脉冲信号生成电路，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。
[0008]在一个可选的实施方式中，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号。
[0009]在一个可选的实施方式中，所述信号跳变电路包括反馈子电路以及切沿子电路，所述反馈子电路用于保持所述第四电平信号，所述切沿子电路用于对第一电平信号进行切沿得到所述第四电平信号。
[0010]在一个可选的实施方式中，所述脉冲信号生成电路包括第一输出电路以及第二输出电路，其中：
[0011]所述第一输出电路用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲信号，N为大于等于1的整数；
[0012]所述第二输出电路，用于对所述跳变信号进行M级逻辑翻转处理得到第二时钟脉冲信号M为大于等于1的整数，且M大于N。
[0013]在一个可选的实施方式中，所述适用于移位寄存器的时钟生成电路还包括：输入电路，用于根据时钟源信号生成所述第一电平信号以及所述第二电平信号。
[0014]在一个可选的实施方式中，所述输入电路进一步用于通过对所述时钟源信号进行偶数次翻转得到第一电平信号以及对所述时钟源信号进行奇数次翻转得到第二电平信号。
[0015]在一个可选的实施方式中，所述输入电路包括H级反相器，所述H级反相器中的R级反相器对所述时钟源信号进行偶数次反相处理，得到第一电平信号；所述H级反相器中的S级反相器对所述时钟源信号进行奇数次反相处理，得到第二电平信号；
[0016]H为大于或等于2的正整数，R、S为大于或等于1的正整数，其中，若 H为偶数，则S小于H，且R小于或等于H；若H为奇数，则R小于H，且 S小于或等于H。
[0017]本申请实施例的第二方面提供了一种数据运算电路，其包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为上述第一方面提供的适用于移位寄存器的时钟生成电路。
[0018]本申请实施例的第三方面提供了一种芯片，其包括上述第二方面提供的数据运算电路。
[0019]本申请实施例中的适用于移位寄存器的时钟生成电路，由于其其信号跳变电路可以在锁存电路接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到所述锁存电路释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其脉冲信号生成电路可以根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间，使得对第一时钟脉冲信号以及第二时钟脉冲信号的脉冲宽度进行合理的调整，能够满足两级移位寄存器对脉冲宽度的需求，进而能够使得两级移位寄存器能够对数据信号进行准确存储。
附图说明
[0020]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0021]图1为本实施例中的适用于移位寄存器的时钟生成电路的一个可选的结构示意图；
[0022]图2为本实施例中的两级移位寄存器的一个可选的的示意图；
[0023]图3为本实施例中适用于移位寄存器的时钟生成电路的另一个可选的结构示意图；
[0024]图4为本实施例中的适用于移位寄存器的时钟生成电路的一个可选的具体电路结构示意图；
[0025]图5为本实施例中的适用于移位寄存器的时钟生成电路的一个可选的第一时钟脉冲信号以及第二脉冲时钟信号的时序图；
[0026]图6为本实施例中提供的数据运算电路的结构示意图；
[0027]图7为本实施例中提供的芯片的结构示意图；
[0028]图8为本实施例中提供的算力板的结构示意图；
[0029]图9为本实施例中提供的电子设备的结构示意图。
[0030]附图标记说明：
[0031]1、输入电路；2、锁存电路；3、信号跳变电路；31、反馈子电路；32、切沿子电路；4、延迟电路；5、脉冲信号生成电路；51、第一输出电路；52、第二输出电路；
[0032]Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四NMOS管；Q5、第五NMOS管；Q6、第六NMOS管；Q7、第七PMOS 管；Q8、第八NMOS管；Q9、第九PMOS管；Q10、第十NMOS管；Q11、第十一PMOS管；Q12、第十二NMOS管；Q13、第十三PMOS管；Q14、第十四NMOS管；Q15、第十五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；Q18、第十八NMOS管；Q19、第十九PMOS管；Q20、第二十NMOS管；Q21、第二十一PMOS管；Q22、第二十二NMOS管。
具体实施方式
[0033]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关本申请相关的部分。
[0034]需要说明的是，在不冲突的情本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于移位寄存器的时钟生成电路，其特征在于，包括：信号跳变电路，用于在锁存电路接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到所述锁存电路释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号；脉冲信号生成电路，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。2.根据权利要求1所述的适用于移位寄存器的时钟生成电路，其特征在于，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号。3.根据权利要求1所述的适用于移位寄存器的时钟生成电路，其特征在于，所述信号跳变电路包括反馈子电路以及切沿子电路，所述反馈子电路用于保持所述第四电平信号，所述切沿子电路用于对第一电平信号进行切沿得到所述第四电平信号。4.根据权利要求1所述的适用于移位寄存器的时钟生成电路，其特征在于，所述脉冲信号生成电路包括第一输出电路以及第二输出电路，其中：所述第一输出电路用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲信号，N为大于等于1的整数；所...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：