触发器及包括其的集成电路的设计方法技术

提供了触发器及包括其的集成电路的设计方法。所述触发器包括第一行中的第一主锁存器、第二行中的第二主锁存器、所述第一行中的第一从锁存器和所述第二行中的第二从锁存器。所述第一主锁存器和所述第二主锁存器在第二方向上相邻设置，并且所述第一从锁存器和所述第二从锁存器在所述第二方向上相邻设置。第二从锁存器在所述第二方向上相邻设置。第二从锁存器在所述第二方向上相邻设置。

【技术实现步骤摘要】
触发器及包括其的集成电路的设计方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年4月8日在韩国知识产权局提交的韩国专利申 请No.10
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2021
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0046098的优先权，其主题通过引用全部并入本文。


[0003]本专利技术构思一般涉及触发器(flip
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flop)，更具体地，涉及利用使用栅 电极的信号路由实现的触发器。本专利技术构思还涉及包括(一个或更多个) 触发器的集成电路(IC)的设计方法。

技术介绍

[0004]当代的和新兴的半导体IC被高度地集成以提供增强的性能。因此， 这种IC中包括的触发器的数目已经大大增加，并有望进一步增加。
[0005]触发器可以用作数据存储元件，其中触发器的二进制状态可以解释为 各自的数据值1和0。因此，触发器是能够存储和保持1位信息的电子电 路。因此，触发器是许多逻辑电路(例如，时序逻辑电路)的基本元件。 触发器可以使用多个晶体管以各种方式实现。然而，IC的集成度越来越高 以及致使包括越来越多的触发器，使得各构成晶体管之间的信号路由越来 越复杂。这种复杂的信号路由是不受欢迎的，因而寻求方法来缓解它。

技术实现思路

[0006]本专利技术构思的实施例提供了实现为多高度单元的触发器，其中，触发 器实现了使用栅电极的信号路由方法，并且可以跨多行进行制造。
[0007]本专利技术构思的实施例还提供了包括此类触发器的IC的设计方法。
[0008]根据本专利技术构思的一个方面，提供了一种触发器，所述触发器跨在第 一方向上延伸并在垂直于所述第一方向的第二方向上相邻设置的第一行 和第二行设置。所述触发器包括：第一子主锁存器，所述第一子主锁存器 设置在所述第一行和所述第二行中的一者中，并且被配置为响应于第一数 据信号、时钟信号和第二节点处的信号生成第一节点处的信号；第二子主 锁存器，所述第二子主锁存器设置在所述第一行和所述第二行中的一者中， 并且被配置为响应于反相的第一数据信号、所述时钟信号和所述第一节点 处的信号生成所述第二节点处的信号；第一子从锁存器，所述第一子从锁 存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于所 述时钟信号、所述第一节点处的信号和第四节点处的信号生成第三节点处 的信号；以及第二子从锁存器，所述第二子从锁存器设置在所述第一行和 所述第二行中的一者中，并且被配置为响应于所述时钟信号、所述第二节 点处的信号和所述第三节点处的信号生成所述第四节点处的信号，其中， 所述第一子主锁存器和所述第二子主锁存器在所述第二方向上相邻设置， 并且所述第一子从锁存器和所述第二子从锁存器在所述第二方向上相邻 设置。
[0009]根据本专利技术构思的另一方面，提供了一种触发器，所述触发器跨在第 一方向上延
伸并在垂直于所述第一方向的第二方向上相邻设置的第一行 和第二行设置。所述触发器包括：第一子主锁存器，所述第一子主锁存器 设置在所述第一行和所述第二行中的一者中，并且被配置为响应于第一数 据信号、时钟信号和第二节点处的信号生成第一节点处的信号；第二子主 锁存器，所述第二子主锁存器设置在所述第一行和所述第二行中的一者中， 并且被配置为响应于反相的第一数据信号、所述时钟信号和所述第一节点 处的信号生成所述第二节点处的信号；第一子从锁存器，所述第一子从锁 存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于所 述时钟信号、所述第一节点处的信号和第四节点处的信号生成第三节点处 的信号；第二子从锁存器，所述第二子从锁存器设置在所述第一行和所述 第二行中的一者中，并且被配置为响应于所述时钟信号、所述第二节点处 的信号和所述第三节点处的信号生成所述第四节点处的信号；选择电路， 所述选择电路设置在所述第一行中，并且被配置为响应于扫描使能信号输 出扫描输入信号和所述第一数据信号中的一者；扫描反相器，所述扫描反 相器设置在所述第二行中，并且被配置为接收所述扫描使能信号并通过对 所述扫描使能信号进行反相来生成反相扫描使能信号；第二输入反相器， 所述第二输入反相器设置在所述第二行中，并且被配置为接收所述第一数 据信号并对所述第一数据信号进行反相；以及第二输出反相器，所述第二 输出反相器设置在所述第二行中，并且被配置为对所述第四节点处的信号 进行反相，其中，所述第一子主锁存器和所述第二子从锁存器在所述第二 方向上相邻设置，并且所述第一子从锁存器和所述第二子主锁存器在所述 第二方向上相邻设置。
[0010]根据本专利技术构思的另一方面，提供了一种包括触发器的集成电路(IC) 的设计方法，其中，所述触发器包括第一主锁存器、第二主锁存器、第一 从锁存器和第二从锁存器，所述第一主锁存器、所述第二主锁存器、所述 第一从锁存器和所述第二从锁存器跨在第一方向上延伸并在垂直于所述 第一方向的第二方向上相邻设置的多个行布置。该方法包括：响应于限定 所述IC的输入数据对第一单元进行布局，其中，所述第一单元包括在所 述第二方向上相邻的所述第一主锁存器和所述第二主锁存器，以及在所述 第二方向上相邻的所述第一从锁存器和所述第二从锁存器；响应于限定所 述IC的输入数据对第二单元进行布局，其中，所述第二单元包括在所述 第二方向上相邻的所述第一主锁存器和所述第二从锁存器，以及在所述第 二方向上相邻的所述第一从锁存器和所述第二主锁存器；以及生成限定所 述IC的布局的输出数据。
附图说明
[0011]在结合附图考虑以下详细说明后，可以清楚地理解本专利技术构思的制作 和使用，在附图中：
[0012]图1是示出根据本专利技术构思的实施例的触发器的电路图，图2是进一 步示出图1的触发器的操作的时序图；
[0013]图3是进一步说明根据本专利技术构思的实施例的触发器的晶体管级图；
[0014]图4是示出根据本专利技术构思的实施例的集成电路(IC)的布局(或自 顶向下)图；
[0015]图5是示出根据本专利技术构思的实施例的布线层的横截面图；
[0016]图6是示出根据本专利技术构思的实施例的单高度触发器单元的布局图；
[0017]图7是示出根据本专利技术构思的实施例的IC的布局图；
[0018]图8是示出根据本专利技术构思的实施例的多高度触发器单元的布局图；
[0019]图9是示出根据本专利技术构思的实施例的IC的布局图；
[0020]图10是示出根据本专利技术构思的实施例的多高度触发器单元的布局图；
[0021]图11A是示出根据本专利技术构思的实施例的多位触发器的框图；
[0022]图11B是示出根据本专利技术构思的实施例的IC的布局图；
[0023]图12是示出根据本专利技术构思的实施例的扫描触发器的电路图；
[0024]图13是示出根据本专利技术构思的实施例的包括扫描触发器的IC的构思 图；
[0025]图14是示出根据本专利技术构思的实施例的扫描复用器电路的电路图；
[0026]图15是示出根据本专利技术构思的实施例的IC的布局图；
[0027]图16是示出根本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种触发器，所述触发器跨在第一方向上延伸并在垂直于所述第一方向的第二方向上相邻设置的第一行和第二行设置，所述触发器包括：第一子主锁存器，所述第一子主锁存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于第一数据信号、时钟信号和第二节点处的信号生成第一节点处的信号；第二子主锁存器，所述第二子主锁存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于反相的第一数据信号、所述时钟信号和所述第一节点处的信号生成所述第二节点处的信号；第一子从锁存器，所述第一子从锁存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于所述时钟信号、所述第一节点处的信号和第四节点处的信号生成第三节点处的信号；以及第二子从锁存器，所述第二子从锁存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于所述时钟信号、所述第二节点处的信号和所述第三节点处的信号生成所述第四节点处的信号，其中，所述第一子主锁存器和所述第二子主锁存器在所述第二方向上相邻设置，并且所述第一子从锁存器和所述第二子从锁存器在所述第二方向上相邻设置。2.根据权利要求1所述的触发器，所述触发器还包括：第一栅电极，所述第一栅电极跨所述第一行和所述第二行在所述第二方向上延伸，并且被配置为向所述第一子主锁存器和所述第二子主锁存器共同传输所述时钟信号。3.根据权利要求1所述的触发器，所述触发器还包括：第一布线，所述第一布线设置在所述第一行中，在所述第一方向上延伸，并且将所述第一节点处的信号传输到所述第一子从锁存器；以及第二布线，所述第二布线设置在所述第二行中，在所述第一方向上延伸，并且将所述第二节点处的信号传输到所述第二子从锁存器。4.根据权利要求3所述的触发器，所述触发器还包括：第三布线，所述第三布线跨所述第一行和所述第二行在所述第二方向上延伸，并且连接到所述第一布线以将所述第一节点处的信号传输到所述第二子主锁存器；以及第四布线，所述第四布线跨所述第一行和所述第二行在所述第二方向上延伸，并且连接到所述第二布线以将所述第二节点处的信号传输到所述第一子主锁存器。5.根据权利要求1所述的触发器，所述触发器还包括：第二栅电极，所述第二栅电极跨所述第一行和所述第二行在所述第二方向上延伸，并且被配置为向所述第一子从锁存器和所述第二子从锁存器共同传输所述时钟信号。6.根据权利要求5所述的触发器，所述触发器还包括：第五布线，所述第五布线跨所述第一行和所述第二行在所述第二方向上延伸，并且被配置为将所述第三节点处的信号传输到所述第二子从锁存器；以及第六布线，所述第六布线跨所述第一行和所述第二行在所述第二方向上延伸，并且被配置为将所述第四节点处的信号传输到所述第一子从锁存器。7.根据权利要求1所述的触发器，所述触发器还包括：第一输入反相器，所述第一输入反相器设置在所述第一行中，并且被配置为接收所述
第一数据信号并且对所述第一数据信号进行反相；以及第一输出反相器，所述第一输出反相器设置在所述第二行中，并且被配置为对所述第四节点处的信号进行反相。8.根据权利要求1所述的触发器，所述触发器还包括：选择电路，所述选择电路设置在所述第一行中，并且被配置为响应于扫描使能信号输出扫描输入信号的第一反相信号和所述第一数据信号的第二反相信号中的一者；第二输入反相器，所述第二输入反相器设置在所述第二行中，并且被配置为接收所述第二反相信号并对所述第二反相信号进行反相；以及第二输出反相器，所述第二输出反相器设置在所述第二行中，并且被配置为对所述第四节点处的信号进行反相。9.如权利要求8所述的触发器，所述触发器还包括：扫描反相器，所述扫描反相器设置在所述第二行中，并且被配置为接收所述扫描使能信号并且通过对所述扫描使能信号进行反相来生成反相扫描使能信号。10.根据权利要求9所述的触发器，所述触发器还包括：第三栅电极，所述第三栅电极跨所述第一行和所述第二行在所述第二方向上延伸，并且被配置为向所述选择电路和所述扫描反相器共同传输所述扫描使能信号。11.根据权利要求1所述的触发器，所述触发器还包括：电源线，所述电源线在所述第一方向上延伸，分别设置在所述第一行与所述第二行之间的边界处，并且被配置为向所述第一子主锁存器、所述第二子主锁存器、所述第一子从锁存器和所述第二子从锁存器中的至少一者中包括的晶体管供电。12.一种触发器，所述触发器跨在第一方向上延伸并在垂直于所述第一方向的第二方向上相邻设置的第一行和第二行设置，所述触发器包括：第一子主锁存器，所述第一子主锁存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于第一数据信号、时钟信号和第二节点处的信号生成第一节点处的信号；第二子主锁存器，所述第二子主锁存器设置在所述第一行和所述第二行中的一者中，并且被配置为响应于反相的第一数据信号、所述时钟信号和所述第一节点处的信号生成所述第二节点处的信号；和第一子从锁存器，所述第一子从锁存器...

【专利技术属性】
技术研发人员：金雅凛，李荣浯，金珉修，崔银希，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：