兼容多种fec、defec与crc算法的装置制造方法及图纸

本发明专利技术公开了一种兼容多种fec、defec与crc算法的装置，包括：fec模块、defec模块、crc模块、bit流控制模块，fec模块包括自加计数器和算法装置；defec模块包括自加计数器和算法装置；bit流控制模块包括自减计数器、自加计数器以及控制模块。根据本发明专利技术实施例的兼容多种fec、defec与crc算法的装置，通过寄存器配置fec和crc进行数据bit流的不同算法处理，并对传输的数据包实现兼容性以及defec纠错、crc校验、通信编码等数据算法控制，可满足兼容性强、通用性强、低功耗、低成本等需求。低成本等需求。低成本等需求。

【技术实现步骤摘要】
兼容多种fec、defec与crc算法的装置


[0001]本专利技术是关于双模蓝牙或多种无线RF协议收发数据处理的
，特别是关于一种兼容多种fec、defec与crc算法的装置。

技术介绍

[0002]在AIOT无线智能传感集成技术、无线通信技术以及无线MCU\SoC产品应用以及无线传输控制家居、智能家电以及智能健康监测、智能物联等
，fec/crc算法、纠错、数据bit流的通信编码等控制应用的越来越广泛，现有的各算法控制装置兼容性低，缺少通用性，功耗高，成本高。
[0003]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0004]本专利技术的目的在于提供一种兼容多种fec、defec与crc算法的装置，其能够基于发送和接收的数据bit流根据配置的通信编码模式进行通信编码处理，并根据配置算法模式的寄存器进行发送数据bit流的fec算法和接收数据bit流的defec纠错算法传输控制以及crc算法校验处理，低功耗、低成本、高集成度、通用性强。
[0005]为实现上述目的，本专利技术的实施例提供了一种兼容多种fec、defec与crc算法的装置，包括：fec模块，用于基于寄存器的配置对传输的bit流数据进行不同的fec算法处理；所述fec模块包括用于实现fec23算法处理的fec23自加计数器和fec23算法装置、用于实现fec13算法处理的fec13自加计数器和fec13算法装置、用于实现fec12算法的fec12自加计数器和fec12算法装置；defec模块，用于基于寄存器的配置对传输的bit流数据进行不同的defec纠错算法处理；所述defec模块包括用于实现defec23纠错算法处理的defec23自加计数器和defec23算法装置、用于实现defec13算法处理的defec13自加计数器和defec13算法装置、用于实现defec12算法的fec12自加计数器和defec12算法装置；crc模块，用于基于寄存器的配置对接收bit流数据进行crc算法处理；bit流控制模块，用于基于寄存器的配置和fec模块输出的第一控制信号进行bit流数据的通信编码控制处理；所述bit流控制模块包括自减计数器、自加计数器以及控制模块，所述自减计数器基于初始值控制信号、不同的编码模式和第一控制信号进行不同初始值的自减计数而输出第一计数值，所述控制模块基于寄存器的配置、自减计数器的第一计数值和第一控制信号输出第二控制信号和初始值控制信号，所述自加计数器基于第二控制信号进行自加计数而输出第二计数值。
[0006]在本专利技术的一个或多个实施例中，所述defec23算法装置包括算法处理模块、移位寄存器和纠错模块，所述算法处理模块用于对原始数据进行计算得到计算值，所述移位寄存器用于对原始数据和计算值进行移位储存而获得最终值，所述纠错模块用于基于原始数据、计数值和最终值输出用于表征原始数据是否错误的表征信号并基于表征信号来对原始数据进行处理。
[0007]在本专利技术的一个或多个实施例中，所述纠错模块包括判断模块和纠正模块，所述判断模块用于基于原始数据、计算值和最终值输出用于表征原始数据是否错误的表征信号，所述纠正模块用于基于表征信号来对原始数据进行处理。
[0008]在本专利技术的一个或多个实施例中，所述判断模块包括第一异或门、第二异或门、第三异或门、第四异或门、第五异或门；所述第一异或门的第一输入端用于接收原始数据，所述第一异或门的第二输入端、第二异或门的第二输入端、第三异或门的第二输入端、第四异或门的第二输入端和第五异或门的第二输入端分别用于接收不同的计算值，所述第二异或门的第一输入端、第三异或门的第一输入端、第四异或门的第一输入端、第五异或门的第一输入端分别用于接收不同的最终值，所述第一异或门的输出端用于输出第五表征信号，所述第二异或门的输出端用于输出第四表征信号，所述第三异或门的输出端用于输出第三表征信号，所述第四异或门的输出端用于输出第二表征信号，所述第五异或门的输出端用于输出第一表征信号。
[0009]在本专利技术的一个或多个实施例中，所述纠正模块包括第一与门、第二与门、第三与门、第四与门、第五与门、第六与门、第七与门、第八与门、第九与门、第十与门、第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第七非门、第八非门、第九非门、第十非门、第十一非门、第十二非门、第十三非门、第十四非门、第十五非门、第十六非门、第十七非门、第十八非门、第六异或门、第七异或门、第八异或门、第九异或门、第十异或门、第十一异或门、第十二异或门、第十三异或门、第十四异或门和第十五异或门；所述第一非门的输出端与第一与门的第三输入端相连，所述第二非门的输出端与第一与门的第五输入端相连，所述第三非门的输出端与第二与门的第一输入端相连，所述第四非门的输出端与第二与门的第四输入端相连，所述第五非门的输出端与第三与门的第四输入端相连，所述第六非门的输出端与第三与门的第五输入端相连，所述第七非门的输出端与第四与门的第一输入端相连，所述第八非门的输出端与第四与门的第五输入端相连，所述第九非门的输出端与第五与门的第一输入端相连，所述第十非门的输出端与第五与门的第二输入端相连，所述第十一非门的输出端与第六与门的第三输入端相连，所述第十二非门的输出端与第六与门的第四输入端相连，所述第十三非门的输出端与第七与门的第二输入端相连，所述第十四非门的输出端与第七与门的第五输入端相连，所述第十五非门的输出端与第八与门的第一输入端相连，所述第十六非门的输出端与第八与门的第三输入端相连，所述第十七非门的输出端与第十与门的第二输入端相连，所述第十八非门的输出端与第十与门的第四输入端相连；所述第一与门的第一输入端、第一与门的第二输入端、第一非门的输入端、第一与门的第三输入端、第二非门的输入端依次用于接收第一至第五表征信号；所述第三非门的输入端、第二与门的第二输入端、第二与门的第三输入端、第四非门的输入端、第二与门的第五输入端依次用于接收第一至第五表征信号；所述第三与门的第一输入端、第三与门的
第二输入端、第三与门的第三输入端、第五非门的输入端、第六非门的输入端依次用于接收第一至第五表征信号；所述第七非门的输入端、第四与门的第二输入端、第四与门的第三输入端、第四与门的第四输入端、第八非门的输入端依次用于接收第一至第五表征信号；所述第九非门的输入端、第十非门的输入端、第五与门的第三输入端、第五与门的第四输入端、第五与门的第五输入端依次用于接收第一至第五表征信号；所述第六与门的第一输入端、第六与门的第二输入端、第十一非门的输入端、第十二非门的输入端、第六与门的第五输入端依次用于接收第一至第五表征信号；所述第七与门的第一输入端、第十三非门的输入端、第七与门的第三输入端、第七与门的第四输入端、第十四非门的输入端依次用于接收第一至第五表征信号；所述第十五非门的输入端、第八与门的第二输入端、第十六非门的输入端、第八与门的第四输入端、第八与门的第五输入端依次用于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种兼容多种fec、defec与crc算法的装置，其特征在于，包括：fec模块，用于基于寄存器的配置对传输的bit流数据进行不同的fec算法处理；所述fec模块包括用于实现fec23算法处理的fec23自加计数器和fec23算法装置、用于实现fec13算法处理的fec13自加计数器和fec13算法装置、用于实现fec12算法的fec12自加计数器和fec12算法装置；defec模块，用于基于寄存器的配置对传输的bit流数据进行不同的defec纠错算法处理；所述defec模块包括用于实现defec23纠错算法处理的defec23自加计数器和defec23算法装置、用于实现defec13算法处理的defec13自加计数器和defec13算法装置、用于实现defec12算法的fec12自加计数器和defec12算法装置；crc模块，用于基于寄存器的配置对接收bit流数据进行crc算法处理；bit流控制模块，用于基于寄存器的配置和fec模块输出的第一控制信号进行bit流数据的通信编码控制处理；所述bit流控制模块包括自减计数器、自加计数器以及控制模块，所述自减计数器基于初始值控制信号、不同的编码模式和第一控制信号进行不同初始值的自减计数而输出第一计数值，所述控制模块基于寄存器的配置、自减计数器的第一计数值和第一控制信号输出第二控制信号和初始值控制信号，所述自加计数器基于第二控制信号进行自加计数而输出第二计数值。2.如权利要求1所述的兼容多种fec、defec与crc算法的装置，其特征在于，所述defec23算法装置包括算法处理模块、移位寄存器和纠错模块，所述算法处理模块用于对原始数据进行计算得到计算值，所述移位寄存器用于对原始数据和计算值进行移位储存而获得最终值，所述纠错模块用于基于原始数据、计数值和最终值输出用于表征原始数据是否错误的表征信号并基于表征信号来对原始数据进行处理。3.如权利要求2所述的兼容多种fec、defec与crc算法的装置，其特征在于，所述纠错模块包括判断模块和纠正模块，所述判断模块用于基于原始数据、计算值和最终值输出用于表征原始数据是否错误的表征信号，所述纠正模块用于基于表征信号来对原始数据进行处理。4.如权利要求3所述的兼容多种fec、defec与crc算法的装置，其特征在于，所述判断模块包括第一异或门、第二异或门、第三异或门、第四异或门、第五异或门；所述第一异或门的第一输入端用于接收原始数据，所述第一异或门的第二输入端、第二异或门的第二输入端、第三异或门的第二输入端、第四异或门的第二输入端和第五异或门的第二输入端分别用于接收不同的计算值，所述第二异或门的第一输入端、第三异或门的第一输入端、第四异或门的第一输入端、第五异或门的第一输入端分别用于接收不同的最终值，所述第一异或门的输出端用于输出第五表征信号，所述第二异或门的输出端用于输出第四表征信号，所述第三异或门的输出端用于输出第三表征信号，所述第四异或门的输出端用于输出第二表征信号，所述第五异或门的输出端用于输出第一表征信号。5.如权利要求3所述的兼容多种fec、defec与crc算法的装置，其特征在于，所述纠正模块包括第一与门、第二与门、第三与门、第四与门、第五与门、第六与门、第七与门、第八与门、第九与门、第十与门、第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第
七非门、第八非门、第九非门、第十非门、第十一非门、第十二非门、第十三非门、第十四非门、第十五非门、第十六非门、第十七非门、第十八非门、第六异或门、第七异或门、第八异或门、第九异或门、第十异或门、第十一异或门、第十二异或门、第十三异或门、第十四异或门和第十五异或门；所述第一非门的输出端与第一与门的第三输入端相连，所述第二非门的输出端与第一与门的第五输入端相连，所述第三非门的输出端与第二与门的第一输入端相连，所述第四非门的输出端与第二与门的第四输入端相连，所述第五非门的输出端与第三与门的第四输入端相连，所述第六非门的输出端与第三与门的第五输入端相连，所述第七非门的输出端与第四与门的第一输入端相连，所述第八非门的输出端与第四与门的第五输入端相连，所述第九非门的输出端与第五与门的第一输入端相连，所述第十非门的输出端与第五与门的第二输入端相连，所述第十一非门的输出端与第六与门的第三输入端相连，所述第十二非门的输出端与第六与门的第四输入端相连，所述第十三非门的输出端与第七与门的第二输入端相连，所述第十四非门的输出端与第七与门的第五输入端相连，所述第十五非门的输出端与第八与门的第一输入端相连，所述第十六非门的输出端与第八与门的第三输入端相连，所述第十七非门的输出端与第十与门的第二输入端相连，所述第十八非门的...

【专利技术属性】
技术研发人员：张跃玲，万海军，常华东，苗小虎，杨中林，
申请(专利权)人：苏州聚元微电子股份有限公司，
类型：发明
国别省市：