一种快速跳频源的实现电路制造技术

本实用新型专利技术公开了一种快速跳频源的实现电路，包括两个集成锁相源、FPGA电路、二选一开关、倍频器、滤波器、电源去耦滤波电容，其外部电路还包括供电单元、参考信号单元、外部控制信号产生单元。其中FPGA电路D1根据接收到的外部串行数据为两个锁相源电路U1、U2提供跳频频率串行数据及根据跳频信号脉冲(TP)提供二选一开关S1的离散控制信号CT1、CT2。该设计的快速跳频源与单锁相跳频源进行比较，主要实现了跳频速度快的特点，设计应用系统的跳频使用速度从10000跳/秒提高到20000跳/秒，测试结果表明最高跳频速度达到25000跳/秒。增强了数据通讯系统抗干扰性能，相较于现有技术中DDS跳频源相比，体积大大的缩小。体积大大的缩小。体积大大的缩小。

【技术实现步骤摘要】
一种快速跳频源的实现电路


[0001]本技术涉及无线通信
，尤其是涉及一种快速跳频源的实现电路。

技术介绍

[0002]跳频源是现代微波通信电子对抗中一个重要的部分，在现代电子通信系统中，抗干扰时非常重要的指标，捷变频技术是系统抗干扰的重要技术手段，跳频源的高速跳频性能决定了系统抗干扰的效果优劣，常应用于信号的接收前端，超高速跳频源是雷达、电子对抗、数据通讯系统的关键部件。
[0003]在数据通讯系统中，为了抗干扰，多采取跳频技术，即系统使用的频率不是固定的，系统使用频率是在一定频带内实时变化的，这样可以避免被感知并被干扰。显然，跳频速度越快，使用频段越宽，系统抗干扰能力越强。
[0004]现阶段高速跳频源主要有两种，一是直接数字合成频率源(DDS频率源)，二是锁相跳频源。DDS频率源频率虽然跳频速度快，但频率低，要使用到K波段需要多次变频，造成系统体积大、功耗高。普通锁相源通过改进环路带宽、频点预置等设计方法可以改进跳频速度，但受到锁相源电路机理的限制，跳频速度有极限。
[0005]现有设计方法使用起来很简单，但存在如下缺陷或不足：
[0006]1.采用DDS方法，体积大、功耗高；
[0007]2.采用锁相源技术，跳频速度受限制。
[0008]为此，提出一种快速跳频源的实现电路。

技术实现思路

[0009]本技术的目的在于提供一种快速跳频源的实现电路，以解决上述
技术介绍
中提出的问题。
[0010]为实现上述目的，本技术提供如下技术方案：一种快速跳频源的实现电路，包括两个集成锁相源、FPGA电路、二选一开关、倍频器、滤波器、电源去耦滤波电容，其外部电路还包括供电单元、参考信号单元、外部控制信号产生单元。其中FPGA电路D1根据接收到的外部串行数据为两个锁相源电路U1、U2提供跳频频率串行数据及根据跳频信号脉冲(TP)提供二选一开关S1的离散控制信号CT1、CT2；两个集成锁相源U1、U2根据FPGA 发送的频率数据进行频率锁定，二选一开关S1根据跳频脉冲选择二个锁相源输出信号的一路信号输出到倍频器N1，信号经过二倍频后，经微带滤波器Z1滤除基波和其它谐波后输出。
[0011]使用两个锁相源电路U1、U2，每一时刻仅使用一个锁相源，另一个在前一个锁相源使用过程中先进行频率锁定，在需要跳频时，整个频率源已经频率锁定，节省了锁相源频率锁定时间。
[0012]与现有技术相比，本技术的有益效果是：
[0013]该设计的快速跳频源与单锁相跳频源进行比较，主要实现了跳频速度快的特点，设计应用系统的跳频使用速度从10000跳/秒提高到20000跳/秒，测试结果表明最高跳频速
度达到25000跳/秒。增强了数据通讯系统抗干扰性能，相较于现有技术中DDS跳频源相比，体积大大的缩小。
附图说明
[0014]为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0015]图1为本技术实现电路原理图。
[0016]图2为本技术的锁相源频率锁定时间
[0017]图3为本技术的数据时序框图。
具体实施方式
[0018]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0019]请参阅图1至图3，本技术提供一种技术方案：
[0020]一种快速跳频源的实现电路，包括两个集成锁相源、FPGA电路、二选一开关、倍频器、滤波器、电源去耦滤波电容，其外部电路还包括供电单元、参考信号单元、外部控制信号产生单元。其中FPGA电路D1根据接收到的外部串行数据为两个锁相源电路U1、U2提供跳频频率串行数据及根据跳频信号脉冲(TP)提供二选一开关S1的离散控制信号CT1、CT2；两个集成锁相源U1、U2根据FPGA发送的频率数据进行频率锁定，二选一开关S1根据跳频脉冲选择二个锁相源输出信号的一路信号输出到倍频器N1，信号经过二倍频后，经微带滤波器Z1滤除基波和其它谐波后输出。
[0021]使用两个锁相源电路U1、U2，每一时刻仅使用一个锁相源，另一个在前一个锁相源使用过程中先进行频率锁定，在需要跳频时，整个频率源已经频率锁定，节省了锁相源频率锁定时间。
[0022]工作原理：设备初始工作时，外部发送需要的频点一和频点二的频率数据，经过FPGA 数据转换，分别送入集成锁相源A和集成锁相源B，经一定时间(如35us)频率锁定后，外部发送跳频脉冲TP，FPGA输出二选一开关S1控制信号，将二选一开关设定为选择集成锁相源A输出，测试输出频率为频率一，频率一工作需要的时间后，外部再次发送跳频脉冲TP，FPGA发送控制信号将二选一开关切换到集成锁相源B，此时开始输出频点二；外部发送跳频脉冲后，马上发送下一个频点的频率数据给FPGA，经FPGA转发到集成锁相源A，集成锁相源A进行频率锁定(如图2所示)；频点二工作完成后，外部再次发送跳频脉冲 TP，FPGA将二选一开关切换到已经频率锁定的集成锁相源A，输出下频率，外部紧跟着发送下频率数据，FPGA将频率数据分发到锁相源B进行频率锁定，循环进行，单个锁相源跳频时间小于40us，采用本设计，可以实现优于20000次/秒跳频通讯。可以从C波段到K 波段的宽频段内实现快速跳频，二选一开关选择的频率均为锁相源已经频率锁定的频率，解决了单个锁相源跳频需要
较长频率锁定时间，从而实现系统高速跳频；
[0023]锁相源频率不能直接输出K波段信号，锁相源输出的X波段信号经倍频滤波后，输出 K波段高速跳频信号。
[0024]数据时序(如图3所示)
[0025]最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。
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【技术保护点】

【技术特征摘要】
1.一种快速跳频源的实现电路，其特征在于：包括两个集成锁相源、FPGA电路、二选一开关、倍频器、滤波器、电源去耦滤波电容，其外部电路还包括供电单元、参考信号单元、外部控制信号产生单元，其中FPGA电路D1根据接收到的外部串行数据为两个锁相源电路U1、U2提供跳频频率串行数据及根据跳频信号脉冲(TP)提供二选一开关S1的离散控制信号CT1、CT2；两个集成锁相源U1、U2根据FPGA发送的频率...

【专利技术属性】
技术研发人员：赵静，
申请(专利权)人：中电新元科技股份有限公司，
类型：新型
国别省市：