半导体结构及其制造方法技术

本发明专利技术实施例提供一种半导体结构及其制造方法，半导体结构包括：基底，基底内具有金属位线，且基底露出金属位线表面；半导体通道，半导体通道位于金属位线的部分表面，在沿基底指向金属位线的方向上，半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区，第一掺杂区与金属位线相接触；字线，字线环绕沟道区设置；介质层，介质层位于金属位线与字线之间，且还位于字线远离基底的一侧；电容结构，电容结构位于第二掺杂区远离沟道区的一侧，且电容结构与第二掺杂区相接触。本发明专利技术实施例有利于提高半导体结构的集成密度，以及降低半导体结构工作时的功耗。构工作时的功耗。构工作时的功耗。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本专利技术实施例涉及半导体
，特别涉及一种半导体结构及其制造方法。

技术介绍

[0002]随着对半导体器件具有高性能和低成本的需求的增加，对半导体器件的高集成密度和低功耗的需求也增加。
[0003]然而，半导体器件集成密度的增加和半导体器件工作时功耗的降低均对其制造工艺提出了更高的要求。二维(2D)或平面型半导体器件的集成密度主要由组成半导体器件中单个功能器件(如存储单元)所占的面积决定。单个功能器件所占的面积很大程度上取决于用于定义单个功能器件以及功能器件之间相互连接的电连接结构的尺寸参数。为提供尺寸更精细的单个功能器件和电连接结构，用于形成单个功能器件和电连接结构的开发成本和使用成本都很高。为降低半导体器件工作时的功耗，对半导体器件中单个功能器件之间的电连接方式也提出了更高的要求。

技术实现思路

[0004]本专利技术实施例解决的技术问题为提供一种半导体结构及其制造方法，有利于提高半导体结构集成密度，和降低半导体结构工作时的功耗。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底，所述基底内具有金属位线，且所述基底露出所述金属位线表面；半导体通道，所述半导体通道位于所述金属位线的部分表面，在沿所述基底指向所述金属位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区，所述第一掺杂区与所述金属位线电连接；字线，所述字线环绕所述沟道区设置；介质层，所述介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；电容结构，所述电容结构位于所述第二掺杂区远离所述沟道区的一侧，且所述电容结构与所述第二掺杂区相接触。
[0006]相应地，本专利技术实施例还提供一种半导体结构的制造方法，包括：提供基底，所述基底内具有金属位线，且所述基底露出所述金属位线表面；形成半导体通道，所述半导体通道位于所述金属位线的部分表面上，在沿所述基底指向所述金属位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区，所述第一掺杂区与所述金属位线电连接；形成字线，所述字线环绕所述沟道区设置；形成介质层，所述介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；形成电容结构，所述电容结构位于所述第二掺杂区远离所述沟道区的一侧，且所述电容结构与所述第二掺杂区相接触。
[0007]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0008]上述技术方案中，半导体通道的沟道区垂直设置在金属位线表面，即沟道区的延伸方向垂直于金属位线表面，在无需对半导体通道的尺寸进行缩小的前提下，有利于节省半导体通道在平行于金属位线表面方向(通常为水平方向)上的布局空间，从而提高半导体
结构在水平方向上的集成密度。进一步地，半导体通道位于金属位线部分表面，与金属位线相接触，第二掺杂区与电容结构相接触，则无需额外的电连接结构实现半导体通道与金属位线和电容结构之间的电连接，有利于降低半导体结构的制造成本，以及降低电信号在半导体通道与金属位线和电容结构之间传递所需的功耗。此外，金属位线的电阻率低，导电性能优良，有利于进一步降低半导体结构工作时的能耗；且金属位线位于基底中，有利于降低半导体结构的整体厚度，以进一步缩减半导体结构的整体尺寸。
[0009]另外，半导体通道构成的器件为无结晶体管，无结晶体管无PN结，制备工艺简单，性能优越，增强了器件的可靠性特别是抗热载流子注入效应及噪声容限，有利于进一步改善半导体结构的电学性能。
附图说明
[0010]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
[0011]图1为本专利技术一实施例提供的半导体结构对应的剖面结构示意图；
[0012]图2至图16为本专利技术又一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图。
具体实施方式
[0013]由
技术介绍
可知，现有技术中半导体器件的集成密度有待提高，且半导体器件工作时的功耗有待降低。
[0014]经分析可知，二维(2D)或平面型半导体器件的集成密度受单个功能器件所占的水平面积的影响较大，且受多个功能器件之间的排列方式以及功能器件之间的连接方式的影响。因而，为提高半导体器件的集成密度，常采取缩小单个功能器件的尺寸或者缩小相邻功能器件之间的间隔的措施。然而，用于定义单个功能器件以及功能器件之间相互连接的电连接结构的尺寸参数的制造设备的开发成本和使用成本都很高。此外，半导体器件工作时的功耗受功能器件之间的连接方式的影响，连接功能器件之间的连接结构的长度越长，半导体器件工作时的功耗越大。
[0015]可见，半导体器件集成密度的显著提高是在增大其制造成本的条件下实现的。因此，为提高半导体器件的集成密度，发展三维(3D)半导体器件，即在水平方向上降低半导体器件中单个功能器件的占位面积很有必要。为降低半导体器件工作时的功耗，改善半导体器件中功能器件之间的连接方式很有必要。
[0016]为解决上述问题，本专利技术实施例提供一种半导体结构及其制造方法。在半导体结构中，通过改变半导体通道在金属位线上的排布方式，即使得沟道区的延伸方向垂直于金属位线表面，一方面，使得半导体通道的第一掺杂区与金属位线接触电连接，第二掺杂区与电容结构接触电连接，无需额外的电连接结构实现半导体通道与金属位线和电容结构之间的电连接，有利于降低半导体结构的制造成本，以及降低电信号在半导体通道与金属位线和电容结构之间传递所需的功耗；另一方面，在无需对半导体通道的尺寸进行缩小的前提下，有利于节省半导体通道在平行于金属位线表面方向上的布局空间，从而提高半导体结构在水平方向上的集成密度。此外，金属位线的电阻率低，有利于进一步降低半导体结构工
作时的能耗；且金属位线位于基底中，有利于降低半导体结构的整体厚度，以进一步缩减半导体结构的整体尺寸。
[0017]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0018]本专利技术一实施例提供一种半导体结构，以下将结合附图对本专利技术一实施例提供的半导体结构进行详细说明。图1为本专利技术一实施例提供的半导体结构对应的剖面结构示意图。
[0019]参考图1，半导体结构包括：基底100，基底100内具有金属位线101，且基底100露出金属位线101表面；半导体通道102，半导体通道102位于金属位线101的部分表面，在沿基底100指向金属位线101的方向上，半导体通道102包括依次排列的第一掺杂区I、沟道区II以及第二掺杂区III，第一掺杂区I与金属位线101相接触；字线104，字线104环绕沟道区设置；介质层105，介质层105位于金属位线101与本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底内具有金属位线，且所述基底露出所述金属位线表面；半导体通道，所述半导体通道位于所述金属位线的部分表面，在沿所述基底指向所述金属位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区，所述第一掺杂区与所述金属位线电连接；字线，所述字线环绕所述沟道区设置；介质层，所述介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；电容结构，所述电容结构位于所述第二掺杂区远离所述沟道区的一侧，且所述电容结构与所述第二掺杂区相接触。2.如权利要求1所述的半导体结构，其特征在于，所述基底包括：逻辑电路结构层，具有若干逻辑电路；层间介质层，所述层间介质层位于所述逻辑电路结构层表面，且所述金属位线位于所述层间介质层远离所述逻辑电路结构层的部分表面；隔离层，所述隔离层位于所述金属位线露出的所述层间介质层表面，且覆盖所述金属位线侧壁。3.如权利要求2所述的半导体结构，其特征在于，所述层间介质层与所述隔离层为一体结构。4.如权利要求1所述的半导体结构，其特征在于，所述半导体通道的材料至少包括IGZO、IWO或者ITO中的一种或多种。5.如权利要求1所述的半导体结构，其特征在于，所述第一掺杂区包括：第一金属半导体层，所述第一金属半导体层与所述金属位线相接触，且所述第一金属半导体层的电阻率小于所述第一金属半导体层以外的所述第一掺杂区的电阻率。6.如权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：金属层，所述金属层位于所述半导体通道未覆盖的所述金属位线表面，且所述金属层由所述第一金属半导体层内的金属元素构成。7.如权利要求1所述的半导体结构，其特征在于，所述第二掺杂区包括：第二金属半导体层，所述第二金属半导体层与所述电容结构相接触，且所述第二金属半导体层的材料的电阻率小于所述第二金属半导体层以外的所述第二掺杂区的电阻率。8.如权利要求7所述的半导体结构，其特征在于，所述第二金属半导体层中的金属元素包括钴、镍或者铂中的至少一种。9.如权利要求7所述的半导体结构，其特征在于，所述第二金属半导体层中的半导体元素与所述第二金属半导体层之外的所述第二掺杂区中的半导体元素相同；或者，所述第二金属半导体层中的半导体元素为硅或者锗。10.如权利要求1所述的半导体结构，其特征在于，所述半导体通道构成的器件为无结晶体管。11.如权利要求1所述的半导体结构，其特征在于，所述字线包括：栅介质层，所述栅介质层环绕所述沟道区设置，且位于所述沟道区的所述半导体通道的侧壁表面，还位于所述第二掺杂区的所述半导体通道的侧壁表面；
栅导电层，所述栅导电层环绕所述沟道区设置，且位于所述沟道区对应的所述栅介质层的侧壁表面。12.如权利要求1所述的半导体结构，其特征在于，所述半导体结构包括若干相互分立的所述字线；所述介质层包括：第一介质层，所述第一介质层位于所述金属位线与所述字线之间，且位于所述基底表面以及所述半导体通道暴露出的所述位线表面，且相邻的所述字线露出所述第一介质层的部分表面；第二介质层，所述第二介质层位于所述字线表面以及露出的所述第一介质层表面，且还环绕所述第二掺杂区的所述半导体通道，所述第二介质层露出所述第二掺杂区顶面...

【专利技术属性】
技术研发人员：肖德元，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：