数据处理电路及设备制造技术

本申请实施例提供一种数据处理电路及设备，该电路包括：第一存储组301、第二存储组302、包括一个写入输入缓存电路3031的写入电路303、包括一个写入输入缓存电路3041的写入电路304，两个写入电路303、304分别通过写入输入缓存电路3031、3041从同一写入总线306接收存储数据，通过第一读写总线307向第一存储组301写入存储数据，通过第二读写总线308向第二存储组302写入存储数据；两个写入输入缓存电路3031、3041采用的控制信号的频率均为写入总线306写入存储数据的时钟频率的一半，且下降沿交替出现。本申请实施例的每个写入电路中包括一个写入输入缓存电路，可以减小电路尺寸。可以减小电路尺寸。可以减小电路尺寸。

【技术实现步骤摘要】
数据处理电路及设备


[0001]本申请实施例涉及集成电路
，尤其涉及一种数据处理电路及设备。

技术介绍

[0002]在存储器中，通过存储阵列存储数据，存储器中的存储阵列可以为一个或多个。其中一种常用的存储器可以为DRAM(dynamic random access memory，动态随机存取存储器)，DRAM为一种内存。为了提高DRAM的读写效率，在DDR(double data rate，双倍速率)DRAM中，其内部的存储阵列通常划分为若干BG(bank group，分组)，不同BG之间进行交叉读写。与每个BG相连接的数据线路需要在中心区域进行合并，合并之后的数据线路共用一个数据总线，以实现数据的读取。
[0003]然而，上述方案中的中心区域的电路尺寸较大。

技术实现思路

[0004]本申请实施例提供一种数据处理电路及设备，可以解决当前中心区域的电路尺寸较大的问题。
[0005]第一方面，本申请实施例提供一种数据处理电路，包括：
[0006]第一存储组和第二存储组；
[0007]两个写入电路，每个所述写入电路包括一个写入输入缓存电路，所述两个写入电路分别通过所述写入输入缓存电路从同一写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；两个所述写入输入缓存电路采用的控制信号的频率均为所述写入总线写入存储数据的时钟频率的一半，且下降沿交替出现。
[0008]可选地，每个所述写入电路还包括：
[0009]写入控制电路，分别与自身写入电路中的写入输入缓存电路、自身写入电路中的第一写入输出缓存电路、自身写入电路中的第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；
[0010]第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；
[0011]第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。
[0012]可选地，所述两个写入电路中的第一写入输出缓存电路采用相同的第二控制信号，所述两个写入电路中的第二写入输出缓存电路采用相同的第三控制信号，所述第二控制信号和所述第三控制信号的频率均为写入存储数据的时钟频率的四分之一，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。
[0013]可选地，所述两个写入电路中的写入控制电路采用的控制信号的频率、与所述写
入输入缓存电路采用的控制信号的频率相同。
[0014]可选地，其中一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用全锁存器，另一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用半锁存器。
[0015]可选地，所述第一读写总线和所述第二读写总线交叉排列。
[0016]可选地，所述第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。
[0017]可选地，所述两个写入电路在第一直线上并列设置，所述第一存储组和所述第二存储组在第二直线上并列设置，所述第一直线和所述第二直线平行。
[0018]可选地，两个所述写入电路所在的第一区域、所述第一存储组和所述第二存储组所在的第二区域在第三直线上并列设置，所述第三直线和所述第一直线垂直。
[0019]可选地，所述第一存储组和所述第二存储组的数据写入时间不同，所述第一存储组和所述第二存储组的数据写入逻辑相同。
[0020]可选地，所述写入控制电路以列地址选通之间的时间延迟控制数据写入，所述列地址选通之间的时间延迟包括四个时钟周期。
[0021]第二方面，本申请实施例提供一种存储器，包括第一方面所述的数据处理电路，两个所述数据处理电路中的写入电路与同一写入总线连接。
[0022]可选地，所述存储器为双倍速率的动态随机存取存储器DDR DRAM。
[0023]可选地，两个所述数据处理电路中的所述写入电路位于中心区域，其中一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的一侧，另一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的另一侧。
[0024]第三方面，本申请实施例提供一种电子设备，包括第二方面所述的存储器。
[0025]本申请实施例所提供了一种数据处理电路及设备，其中数据处理电路包括：第一存储组和第二存储组；两个写入电路，每个所述写入电路包括一个写入输入缓存电路，所述两个写入电路分别通过所述写入输入缓存电路从同一写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；两个所述写入输入缓存电路采用的控制信号的频率均为所述写入总线写入存储数据的时钟频率的一半，且下降沿交替出现。本申请实施例的每个写入电路中包括一个写入输入缓存电路，由于写入电路位于中心区域，从而可以减小中心区域的电路尺寸。
附图说明
[0026]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
[0027]图1示例性示出了现有技术中的一种存储器DDR DRAM的结构示意图；
[0028]图2、图3示例性示出了本申请实施例提供的两种数据处理电路的结构示意图；
[0029]图4示例性示出了本申请实施例提供的第一读写总线、第二读写总线的排列示意
图；
[0030]图5、图6示例性示出了本申请实施例提供的两种数据处理电路的结构示意图；
[0031]图7示例性示出了本申请实施例提供的一种数据写入过程的时序图；
[0032]图8至图11示例性示出了本申请实施例提供的四种存储器的结构图；
[0033]图12示例性示出了本申请实施例提供的半锁存器的电路结构示意图；
[0034]图13示例性示出了本申请实施例提供的全锁存器的电路结构示意图；
[0035]图14、图15示例性示出了本申请实施例提供的数据处理电路的两种具体结构示意图。
具体实施方式
[0036]为使本申请的目的、实施方式和优点更加清楚，下面将结合本申请示例性实施例中的附图，对本申请示例性实施方式进行清楚、完整地描述，显然，所描述的示例性实施例仅是本申请一部分实施例，而不是全部的实施例。
[0037]基于本申请描述的示例性实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请所附权利要求本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理电路，其特征在于，包括：第一存储组和第二存储组；两个写入电路，每个所述写入电路包括一个写入输入缓存电路，所述两个写入电路分别通过所述写入输入缓存电路从同一写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；两个所述写入输入缓存电路采用的控制信号的频率均为所述写入总线写入存储数据的时钟频率的一半，且下降沿交替出现。2.根据权利要求1所述的数据处理电路，其特征在于，每个所述写入电路还包括：写入控制电路，分别与自身写入电路中的所述写入输入缓存电路、自身写入电路中的第一写入输出缓存电路、自身写入电路中的第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。3.根据权利要求2所述的方法，其特征在于，所述两个写入电路中的第一写入输出缓存电路采用相同的第二控制信号，所述两个写入电路中的第二写入输出缓存电路采用相同的第三控制信号，所述第二控制信号和所述第三控制信号的频率均为所述写入存储数据的时钟频率的四分之一，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。4.根据权利要求3所述的方法，其特征在于，所述两个写入电路中的写入控制电路采用的控制信号的频率，与所述写入输入缓存电路采用的控制信号的频率相同。5.根据权利要求1至4任一项所述的方法，其特征在于，其中一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用全锁存器，另一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用半锁存器。6.根据权利要求1至4任...

【专利技术属性】
技术研发人员：常利平，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：