SOILDMOS器件及其制造方法技术

本发明专利技术公开了一种SOILDMOS器件形成于混合衬底上。包括SOI区和非隔离区，非隔离区为没有介质埋层的半导体衬底。栅极结构、沟道区和源区形成于半导体衬底中，漏区形成于SOI衬底的半导体顶层中。栅极结构采用穿过沟道区的沟槽栅。源区形成于沟道区的表面并和沟槽栅自对准。漂移区形成于沟道区到漏区之间，由形成于半导体顶层中第一漂移子区和形成于半导体衬底中的第二漂移子区组成，第二漂移子区的结深大于述第一漂移子区的结深，使导通电流路径扩展并从而降低导通电阻。本发明专利技术还公开了一种SOILDMOS器件的制造方法。本发明专利技术能使导通电流路径得到扩展，从而能降低导通电阻；还能提升电流密度并进一步降低导通电阻。电流密度并进一步降低导通电阻。电流密度并进一步降低导通电阻。

【技术实现步骤摘要】
SOI LDMOS器件及其制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别涉及一种SOI LDMOS器件。本专利技术还涉及一种SOI LDMOS器件的制造方法。

技术介绍

[0002]绝缘体上半导体(Semiconductor on Insulator，SOI)包括半导体主体层、介质埋层和半导体顶层，通常半导体材料采用硅，故通常称为绝缘体上硅。SOI工艺技术是一种全介质隔离技术，MOS等器件做在顶层硅膜上，顶层硅膜和硅衬底即半导体主体层之间有一层氧化层即介质埋层作为隔离。该技术彻底消除了传统体硅工艺的闩锁效应，寄生电容小，具有高速、低功耗、高集成度以及高可靠性等优点
[0003]但是，对于功率(Power)SOI LDMOS器件，其开态下导通电流就被限制在薄硅膜中，流导通路径受到限制，导致电流密度降低，器件性能无法提升。
[0004]目前常规的Power LDMOS采用平面型栅极(gate)分布，单一的沟道，使电流密度无法有效提升。
[0005]如图1所示，是现有SOI LDMOS器件的结构示意图；现有SOI LDMOS器件形成于SOI衬底上。
[0006]所述SOI衬底由半导体主体层101，介质埋层102和半导体顶层103叠加而成，所述介质埋层102形成于所述半导体主体层101表面，所述半导体顶层103形成于所述介质埋层102表面。
[0007]通常，所述半导体主体层101和所述半导体顶层103的材料都采用硅；所述介质埋层102的材料采用二氧化硅。
[0008]栅极结构为由栅介质层如栅氧化层104和多晶硅栅105叠加形成的平面栅。
[0009]源区和漏区分别自对准形成在平面栅两侧的所述半导体顶层103中。
[0010]在源区、漏区和多晶硅栅105的顶部分别形成有正面金属层106并分别引出源极、漏极和栅极。
[0011]以N型器件为例，器件导通时，源极接地，栅极电压大于阈值电压，漏极会加高电压，器件的导通电流路径如箭头线107所示。但是由于所述半导体顶层103的厚度很薄，使得导通电流路径受限，如虚线圈108a和108b所示区域中的导通电流路径受限。这会增加导通电阻。
[0012]而且，平面栅结构仅能形成一条导电沟道，故沟道密度也较低。

技术实现思路

[0013]本专利技术所要解决的技术问题是提供一种SOI LDMOS器件，能使导通电流路径得到扩展，从而能降低导通电阻；还能提升电流密度并进一步降低导通电阻。为此，本专利技术还提供一种SOI LDMOS器件的制造方法。
[0014]为解决上述技术问题，本专利技术提供的SOI LDMOS器件形成于混合衬底上。
[0015]所述混合衬底包括SOI区和非隔离区，所述SOI区中具有SOI衬底，所述SOI衬底由半导体主体层，介质埋层和半导体顶层叠加而成，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面。
[0016]所述非隔离区具有由所述半导体主体层和半导体外延层直接叠加形成半导体衬底，所述非隔离区中的所述半导体顶层和所述介质埋层被去除以及所述半导体外延层和所述半导体主体层直接接触。
[0017]所述SOI LDMOS器件的栅极结构、沟道区和源区形成于所述半导体衬底中，漏区形成于所述半导体顶层中，所述源区和所述漏区都具有第一导电类型重掺杂。
[0018]所述沟道区由第二导电类型掺杂的阱区组成。
[0019]所述栅极结构采用沟槽栅，所述沟槽栅穿过所述沟道区。
[0020]所述源区形成于所述沟道区的表面并和所述沟槽栅自对准。
[0021]漂移区形成于所述沟道区到所述漏区之间，所述漂移区由第一漂移子区和第二漂移子区组成，所述第一漂移子区由形成于所述半导体顶层中的第一导电类型掺杂区组成；所述第二漂移子区由形成于所述半导体衬底中的第一导电类型掺杂区组成，所述第二漂移子区的结深大于所述第一漂移子区的结深，使导通电流路径扩展并从而降低导通电阻。
[0022]进一步的改进是，所述栅极结构包括多个电连接的所述沟槽栅，距离所述漏区越近的所述沟槽栅的深度越浅，通过多个所述沟槽栅来提高导电沟道数量，从而提高电流密度。
[0023]进一步的改进是，所述栅极结构所包括所述沟槽栅为2个，分别为第一沟槽栅和第二沟槽栅；所述第一沟槽栅比所述第二沟槽栅更加靠近所述漏区；所述第一沟槽栅形成于第一栅极沟槽中，所述第二沟槽栅形成于第二栅极沟槽中，所述第一栅极沟槽的深度小于所述第二栅极沟槽的深度。
[0024]进一步的改进是，所述第二沟槽栅包括第二多晶硅栅，所述第二多晶硅栅和所述第二栅极沟槽的第一侧面和第二侧面之间间隔有第二栅介质层，所述第二多晶硅栅和所述第二栅极沟槽的底部表面之间间隔有第二底部介质层。
[0025]进一步的改进是，所述第一栅极沟槽的宽度大于所述第二栅极沟槽的宽度。
[0026]所述第一沟槽栅包括第一多晶硅栅，所述第一多晶硅栅和所述第一栅极沟槽的第一侧面之间间隔有第一栅介质层，所述第一多晶硅栅和所述第一栅极沟槽的第二侧面之间间隔有沟槽侧面介质层，所述第一多晶硅栅和所述第一栅极沟槽的底部表面之间间隔有第一底部介质层。
[0027]所述沟槽侧面介质层的宽度大于所述第一栅介质层的厚度，所述第一底部介质层的厚度大于所述第一栅介质层的厚度。
[0028]所述第一栅极沟槽的第二侧面和所述漂移区接触，通过增加所述沟槽侧面介质层的宽度增加器件耐压。
[0029]进一步的改进是，在所述漏区的形成区域中形成有漏端沟槽，所述漏区由形成于所述漏端沟槽内侧表面的第一导电类型重掺杂注入区组成，用以增加漏端导通电流面积并从而降低导通电阻。
[0030]进一步的改进是，在所述漂移区的顶部表面上形成有半绝缘多晶硅层。
[0031]进一步的改进是，在所述沟道区的底部表面形成有第一导电类型重掺杂的载流子
存储层，所述载流子存储层的离子注入的光罩和所述源区的离子注入的光罩相同。
[0032]为解决上述技术问题，本专利技术提供的SOI LDMOS器件的制造方法包括如下步骤：
[0033]步骤一、形成包括SOI区和非隔离区的混合衬底，包括：
[0034]提供SOI衬底，所述SOI衬底由半导体主体层，介质埋层和半导体顶层叠加而成，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面。
[0035]去除非隔离区的所述半导体顶层和所述介质埋层。
[0036]在所述非隔离区形成半导体外延层，所述半导体外延层的底部表面和所述半导体主体层直接接触并叠加形成半导体衬底，所述半导体外延层的顶部表面和所述半导体顶层的顶部表面相平。
[0037]所述非隔离区外所述SOI区中保持为所述SOI衬底。
[0038]步骤二、形成漂移区，所述漂移区位于后续形成的沟道区到漏区之间，所述漂移区由第一漂移子区和第二漂移子区组成，所述第一漂移子区由形成于所述半导体顶层中的第一导电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SOI LDMOS器件，其特征在于：SOI LDMOS器件形成于混合衬底上；所述混合衬底包括SOI区和非隔离区，所述SOI区中具有SOI衬底，所述SOI衬底由半导体主体层，介质埋层和半导体顶层叠加而成，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；所述非隔离区具有由所述半导体主体层和半导体外延层直接叠加形成半导体衬底，所述非隔离区中的所述半导体顶层和所述介质埋层被去除以及所述半导体外延层和所述半导体主体层直接接触；所述SOI LDMOS器件的栅极结构、沟道区和源区形成于所述半导体衬底中，漏区形成于所述半导体顶层中，所述源区和所述漏区都具有第一导电类型重掺杂；所述沟道区由第二导电类型掺杂的阱区组成；所述栅极结构采用沟槽栅，所述沟槽栅穿过所述沟道区；所述源区形成于所述沟道区的表面并和所述沟槽栅自对准；漂移区形成于所述沟道区到所述漏区之间，所述漂移区由第一漂移子区和第二漂移子区组成，所述第一漂移子区由形成于所述半导体顶层中的第一导电类型掺杂区组成；所述第二漂移子区由形成于所述半导体衬底中的第一导电类型掺杂区组成，所述第二漂移子区的结深大于所述第一漂移子区的结深，使导通电流路径扩展并从而降低导通电阻。2.如权利要求1所述的SOI LDMOS器件，其特征在于：所述栅极结构包括多个电连接的所述沟槽栅，距离所述漏区越近的所述沟槽栅的深度越浅，通过多个所述沟槽栅来提高导电沟道数量，从而提高电流密度。3.如权利要求2所述的SOI LDMOS器件，其特征在于：所述栅极结构所包括所述沟槽栅为2个，分别为第一沟槽栅和第二沟槽栅；所述第一沟槽栅比所述第二沟槽栅更加靠近所述漏区；所述第一沟槽栅形成于第一栅极沟槽中，所述第二沟槽栅形成于第二栅极沟槽中，所述第一栅极沟槽的深度小于所述第二栅极沟槽的深度。4.如权利要求3所述的SOI LDMOS器件，其特征在于：所述第二沟槽栅包括第二多晶硅栅，所述第二多晶硅栅和所述第二栅极沟槽的第一侧面和第二侧面之间间隔有第二栅介质层，所述第二多晶硅栅和所述第二栅极沟槽的底部表面之间间隔有第二底部介质层。5.如权利要求4所述的SOI LDMOS器件，其特征在于：所述第一栅极沟槽的宽度大于所述第二栅极沟槽的宽度；所述第一沟槽栅包括第一多晶硅栅，所述第一多晶硅栅和所述第一栅极沟槽的第一侧面之间间隔有第一栅介质层，所述第一多晶硅栅和所述第一栅极沟槽的第二侧面之间间隔有沟槽侧面介质层，所述第一多晶硅栅和所述第一栅极沟槽的底部表面之间间隔有第一底部介质层；所述沟槽侧面介质层的宽度大于所述第一栅介质层的厚度，所述第一底部介质层的厚度大于所述第一栅介质层的厚度；所述第一栅极沟槽的第二侧面和所述漂移区接触，通过增加所述沟槽侧面介质层的宽度增加器件耐压。6.如权利要求1所述的SOI LDMOS器件，其特征在于：在所述漏区的形成区域中形成有漏端沟槽，所述漏区由形成于所述漏端沟槽内侧表面的第一导电类型重掺杂注入区组成，用以增加漏端导通电流面积并从而降低导通电阻。
7.如权利要求1所述的SOI LDMOS器件，其特征在于：在所述漂移区的顶部表面上形成有半绝缘多晶硅层。8.如权利要求1所述的SOI LDMOS器件，其特征在于：在所述沟道区的底部表面形成有第一导电类型重掺杂的载流子存储层，所述载流子存储层的离子注入的光罩和所述源区的离子注入的光罩相同。9.一种SOI LDMOS器件的制造方法，包括如下步骤：步骤一、形成包括SOI区和非隔离区的混合衬底，包括：提供SOI衬底，所述SOI衬底由半导体主体层，介质埋层和半导体顶层叠加而成，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；去除非隔离区的所述半导体顶层和所述介质埋层；在所述非隔离区形成半导体外延层，所述半导体外延层的底部表面和所述半导体主体层直接接触并叠加形成半导体衬底，所述半导体外延层的顶部表面和所述半导体顶层的顶部表面相平；所述非隔离区外所述SOI区中保持为所述SOI衬底；步骤二、形成漂移区，所述漂移区位于后续形成的沟道区到漏区之间，...

【专利技术属性】
技术研发人员：陈天，张红林，肖莉，王黎，陈华伦，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：