本发明专利技术提供一种半导体装置，包含：半导体芯片，其具有主面；高电位区，其形成于所述主面的表层部；低电位区，其从所述高电位区起隔开间隔地形成于所述主面的表层部；第一导电型的漂移区，其在所述主面的表层部形成于所述高电位区与所述低电位区之间的区域；第一导电型的降低表面电场区，其局部地形成于所述漂移区的表层部使得在所述漂移区中成为电流路径的区域的一部分从所述主面露出，所述降低表面电场区具有超过所述漂移区的杂质浓度。区具有超过所述漂移区的杂质浓度。区具有超过所述漂移区的杂质浓度。
【技术实现步骤摘要】
【国外来华专利技术】半导体装置
[0001]本申请对应于在2020年2月14日向日本专利局提交的日本特愿2020
‑
023747号，本申请的全部公开通过引用并入于此。
[0002]本专利技术涉及一种半导体装置。
技术介绍
[0003]专利文献1公开了包含半导体层、第一电极、第二电极以及横向型元件的半导体装置。第一电极形成于半导体层的表面之上。第二电极从第一电极起隔开间隔地形成于半导体层的表面之上。横向型元件在半导体层的表面的表层部形成于第一电极与第二电极之间的区域，并与第一电极以及第二电极电连接。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：美国专利申请公开第2013/075877号说明书
技术实现思路
[0007]专利技术要解决的课题
[0008]本专利技术的一实施方式提供一种能够在抑制耐压降低的同时削减导通电阻的半导体装置。
[0009]用于解决课题的手段
[0010]本专利技术的一实施方式提供一种半导体装置，包含：半导体芯片，其具有主面；高电位区，其形成于所述主面的表层部；低电位区，其从所述高电位区起隔开间隔地形成于所述主面的表层部；第一导电型的漂移区，其在所述主面的表层部形成于所述高电位区与所述低电位区之间的区域；以及第一导电型的降低表面电场区，其局部地形成于所述漂移区的表层部使得在所述漂移区中成为电流路径的区域的一部分从所述主面露出，所述降低表面电场区具有超过所述漂移区的杂质浓度。
[0011]本专利技术的一实施方式提供一种半导体装置，包含：半导体芯片，其具有主面；高电位区和低电位区，它们相互隔开间隔地形成于所述主面的表层部；第一导电型的漂移区，其在所述主面的表层部形成于所述高电位区与所述低电位区之间的区域；第一导电型的降低表面电场区，其在所述漂移区的表层部形成为在所述高电位区以及所述低电位区的对置方向上延伸的线状，使得在所述漂移区中成为电流路径的区域的一部分从所述主面露出，所述降低表面电场区具有超过所述漂移区的杂质浓度；场绝缘膜，其覆盖所述漂移区和所述降低表面电场区；以及场电极，其形成于所述场绝缘膜之上，并在俯视图中以与所述降低表面电场区交叉的方式呈线状地被引绕。
[0012]本专利技术中的上述或者其他目的、特征以及效果，参照附图通过下述实施方式的说明而变得明确。
附图说明
[0013]图1是表示本专利技术的第一实施方式的半导体装置的半导体芯片的俯视图。
[0014]图2是图1所示的区域II的放大图。
[0015]图3是图2所示的区域III的放大图。
[0016]图4是图2所示的区域III的局部剖切立体剖视图。
[0017]图5是沿着图3所示的V
‑
V线的剖视图。
[0018]图6是表示降低表面电场区的主要部分放大图。
[0019]图7是用于对导通电阻进行说明的实测曲线图。
[0020]图8是用于对击穿电压进行说明的实测曲线图。
[0021]图9是用于对栅极阈值电压进行说明的实测曲线图。
[0022]图10是与图5对应的图，是用于对本专利技术的第二实施方式的半导体装置进行说明的剖视图。
[0023]图11是与图5对应的图，是用于对本专利技术的第三实施方式的半导体装置进行说明的剖视图。
[0024]图12是与图4对应的图，是用于对第一变形例的降低表面电场区进行说明的立体剖视图。
[0025]图13是与图4对应的图，是用于对第二变形例的降低表面电场区进行说明的立体剖视图。
[0026]图14是与图4对应的图，是用于对第三变形例的降低表面电场区进行说明的立体剖视图。
[0027]图15是与图4对应的图，是用于对第四变形例的降低表面电场区进行说明的立体剖视图。
具体实施方式
[0028]图1是表示本专利技术的第一实施方式的半导体装置1的半导体芯片2的俯视图。图2是图1所示的区域II的放大图。图3是图2所示的区域III的放大图。图4是图2所示的区域III的局部剖切立体剖视图。图5是沿着图3所示的V
‑
V线的剖视图。图6是表示降低表面电场区20的主要部分放大图。
[0029]参照图1～图6，半导体装置1包含：成为长方体状的硅制的半导体芯片2。半导体芯片2具有：一侧的第一主面3、另一侧的第二主面4、以及连接第一主面3和第二主面4的第一～第四侧面5A～5D。第一主面3和第二主面4在从它们的法线方向Z观察的俯视图(以下，简称为“俯视图”)中形成为四边形状。
[0030]第一～第四侧面5A～5D包含：第一侧面5A、第二侧面5B、第三侧面5C以及第四侧面5D。第一侧面5A以及第二侧面5B在第一方向X上延伸，在与第一方向X正交的第二方向Y上对置。第三侧面5C以及第四侧面5D在第二方向Y上延伸，在第一方向X上对置。半导体芯片2在本方式(this embodiment)中具有：包含p型的半导体基板6以及形成于半导体基板6之上的n型的外延层7的层叠构造。
[0031]半导体基板6形成第二主面4以及第一～第四侧面5A～5D的一部分。半导体基板6可以具有1.0
×
10
13
cm
‑3以上且1.0
×
10
15
cm
‑3以下的p型杂质浓度。半导体基板6的厚度可以
为100μm以上且500μm以下。外延层7形成第一主面3以及第一～第四侧面5A～5D的一部分。
[0032]外延层7可以具有超过半导体基板6的p型杂质浓度的n型杂质浓度。外延层7的n型杂质浓度可以为1.0
×
10
14
cm
‑3以上且1.0
×
10
16
cm
‑3以下。外延层7的n型杂质浓度优选为1.0
×
10
15
cm
‑3以上且5.0
×
10
15
cm
‑3以下。外延层7的厚度可以为5μm以上且20μm以下。
[0033]半导体装置1包含被第一主面3划分出的多个器件区8。多个器件区8的个数及配置是任意的。多个器件区8分别包含利用第一主面3和/或第一主面3的表层部而形成的功能器件。功能器件可以包含半导体开关器件、半导体整流器件以及无源器件中的至少1个。功能器件也可以包含将半导体开关器件、半导体整流器件以及无源器件中的至少2个组合而成的电路网。
[0034]半导体开关器件可以包含MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效)、BJT(Bipolar Junction Transistor，双极结型晶体管)、IGBT(Insulated Gate Bipolar Junction Transistor，绝缘栅双极结型晶体管)以及JFET(Junction 本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，包含：半导体芯片，其具有主面；高电位区，其形成于所述主面的表层部；低电位区，其从所述高电位区起隔开间隔地形成于所述主面的表层部；第一导电型的漂移区，其在所述主面的表层部形成于所述高电位区与所述低电位区之间的区域；以及第一导电型的降低表面电场区，其局部地形成于所述漂移区的表层部使得在所述漂移区中成为电流路径的区域的一部分从所述主面露出，所述降低表面电场区具有超过所述漂移区的杂质浓度。2.根据权利要求1所述的半导体装置，其特征在于，所述降低表面电场区形成为在所述高电位区以及所述低电位区的对置方向上延伸的线状。3.根据权利要求1或2所述的半导体装置，其特征在于，在所述漂移区的表层部隔开间隔地形成多个所述降低表面电场区。4.根据权利要求3所述的半导体装置，其特征在于，多个所述降低表面电场区形成为在所述高电位区以及所述低电位区的对置方向上延伸的条纹状，并使所述漂移区的一部分呈条纹状地从所述主面露出。5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述半导体装置还包含：场绝缘膜，其在所述主面之上覆盖所述漂移区和所述降低表面电场区；以及场电极，其在所述场绝缘膜之上呈线状地被引绕，并在俯视图中横穿所述降低表面电场区。6.根据权利要求5所述的半导体装置，其特征在于，所述场电极在俯视图中多次横穿所述降低表面电场区。7.根据权利要求5或6所述的半导体装置，其特征在于，所述场电极多次包围所述高电位区。8.根据权利要求5～7中任一项所述的半导体装置，其特征在于，所述场电极由与所述高电位区以及所述低电位区电连接的场电阻膜构成。9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述高电位区包含：形成于所述主面的表层部的第一导电型的漏极区，所述低电位区包含：形成于所述主面的表层部的第二导电型的体区、以及形成于所述体区的表层部的第一导电型的源极区，所述漂移区在所述主面的表层部形成于所述漏极区与所述体区之间的区域，所述降低表面电场区在所述漂移区的表层部形成于所述漏极区与所述源极区之间的区域。10.根据权利要求9所述的半导体装置，其特征在于...
【专利技术属性】
技术研发人员：藤江周作，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。