一种SiCVDMOS的单粒子加固器件结构制造技术

本发明专利技术涉及一种SiC VDMOS的单粒子加固器件结构，其中N+SiC衬底位于漏极顶部表面，N

【技术实现步骤摘要】
一种SiC VDMOS的单粒子加固器件结构


[0001]本专利技术涉及半导体器件及制造
，尤其是指一种SiC VDMOS的单粒子加固器件结构。

技术介绍

[0002]随着航空航天技术的不断发展，未来航空航天领域中电推进系统、电源系统对下一代高性能功率器件的需求日趋强烈。SiC具有优异的物理特性，作为第三代半导体的典型代表之一，适用于高温、高频、高压、大功率电力电子转换等，因而在航空航天领域有着广阔的应用前景。
[0003]然而，现有的SiC功率器件抗单粒子性能较弱，在辐射环境中易发生单粒子烧毁效应(single
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event burnout，SEB)，致使器件失效。为使SiC功率器件早日用于航空航天领域，有必要对SiC功率器件结构进行优化改进，提高其抗单粒子性能。

技术实现思路

[0004]为此，本专利技术所要解决的技术问题在于克服现有技术中SiC功率器件在辐射环境中易发生SEB的问题，从而提供一种SiC VDMOS的单粒子加固器件结构。
[0005]为解决上述技术问题，本专利技术的一种SiC VDMOS的单粒子加固器件结构，包括：漏极、N+ SiC衬底、N
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SiC缓冲层、N
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SiC漂移层、P阱区、N+区、P+区、栅氧化层、栅极、栅源隔离介质、源极；其中N+ SiC衬底位于漏极顶部表面，N
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SiC缓冲层位于N+ SiC衬底顶部表面；N
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SiC漂移层位于N+ SiC缓冲层顶部表面；
[0006]同时两个P阱区位于N
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SiC漂移层中，并对称排列，两个P阱区之间由N
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SiC漂移层分隔开。
[0007]在本专利技术的一个实施例中，所述的N
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SiC缓冲层中掺杂浓度为渐变梯度掺杂，靠近N+S iC衬底区域的N
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SiC缓冲层掺杂浓度高于靠近N
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SiC漂移层的N
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SiC缓冲层掺杂浓度。N
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SiC缓冲层的平均掺杂浓度范围为5e16/cm3～3e17/cm3。
[0008]在本专利技术的一个实施例中，所述的N+区和P+区并排位于P阱区的顶部，N+区在P+区内侧，N+区和N
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SiC漂移层由P阱区分隔开。
[0009]在本专利技术的一个实施例中，所述的栅氧化层位于P阱区与N
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SiC漂移层的顶部，栅极位于栅氧化层的顶部。
[0010]在本专利技术的一个实施例中，所述的栅源隔离介质位于栅氧化层顶部并覆盖栅极，源极位于N+区和P+区的顶部并包覆栅氧化层、栅极、栅源隔离介质。
[0011]进一步地，所述N
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SiC漂移层的掺杂浓度范围为1e13/cm3～1e16/cm3。
[0012]所述P阱区的掺杂浓度范围为1e16/cm3～5e19/cm3。
[0013]所述N+区的掺杂浓度范围为1e18/cm3～5e20/cm3。
[0014]所述P+区掺杂浓度范围为1e18/cm3～5e20/cm3。
[0015]所述栅氧化层的厚度范围为30nm
‑
150nm。
[0016]本专利技术的上述技术方案相比现有技术具有以下优点：本专利技术所述的SiC VDMOS的单粒子加固器件结构，通过增加缓冲层结构，降低N
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漂移区和N+ SiC衬底交界处的电场强度，从而减弱该处的碰撞电离程度，由此减少雪崩倍增所产生的载流子数量以及碰撞电流，减轻SiC VDMOS器件的热损伤，实现SiC VDMOS器件的单粒子加固。
附图说明
[0017]为了使本专利技术的内容更容易被清楚的理解，下面根据本专利技术的具体实施例并结合附图，对本专利技术作进一步详细的说明。
[0018]图1是本专利技术SiC VDMOS的单粒子加固器件结构示意图。
[0019]图2是本专利技术SiC VDMOS的单粒子加固器件与传统SiC VDMOS器件在不同LET值重离子辐照下的单粒子烧毁阈值电压与LET仿真结果关系折线图。
具体实施方式
[0020]如图1所示，本实施例提供一种SiC VDMOS的单粒子加固器件结构，包括漏极01、N+ SiC衬底02、N
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SiC缓冲层03、N
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SiC漂移层04、P阱区05、N+区06、P+区07、栅氧化层08、栅极09、栅源隔离介质10、源极11；其中的N+ SiC衬底02位于漏极01顶部表面，N
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SiC缓冲层03位于N+ SiC衬底02顶部表面；N
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SiC漂移层04位于N
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SiC缓冲层03顶部表面；
[0021]同时两个P阱区05位于N
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SiC漂移层04中，并对称排列，两个P阱区05之间由N
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SiC漂移层04分隔开。
[0022]所述N
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SiC缓冲层03的掺杂浓度为渐变梯度掺杂，靠近N+ SiC衬底02区域的N
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SiC缓冲层03掺杂浓度高于靠近N
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SiC漂移层04的N
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SiC缓冲层04掺杂浓度，N
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SiC缓冲层04的平均掺杂浓度为3e17/cm3。
[0023]N+区06和P+区07并排位于P阱区05的顶部，N+区06在P+区07内侧，N+区06和N
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SiC漂移层04由P阱区05分隔开；栅氧化层08位于P阱区05与N
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SiC漂移层04的顶部；栅极09位于栅氧化层08的顶部；栅源隔离介质10位于栅氧化层09顶部并覆盖栅极09；源极11位于N+区06和P+区07的顶部并包覆栅氧化层08、栅极09、栅源隔离介质10。
[0024]而进一步地，所述N
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SiC漂移层的平均掺杂浓度为5e15/cm3。
[0025]所述P阱区的平均掺杂浓度为3e18/cm3。
[0026]所述N+区的平均掺杂浓度为5e20/cm3。
[0027]所述P+区平均掺杂浓度为5e20/cm3。
[0028]所述栅氧化层的厚度范围为50nm。
[0029]用LET＝15,26,37,75,105MeV*cm2/mg的重离子分别辐照传统SiC VDMOS器件及本专利技术实施例SiC VDMOS的单粒子加固器件，仿真单粒子烧毁阈值电压与LET值的关系，结果如图2所示。
[0030]如图2所示，传统SiC VDMOS器件在LET＝15,26,37,75,105MeV*cm2/mg的重离子辐照时单粒子烧毁阈值电压为V
SEB
＝799,750,650,550,500V。本专利技术实施例SiC VDMOS的单粒子加固器件在LET＝15,26,37,75,105MeV*cm2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SiC VDMOS的单粒子加固器件结构，其特征在于，包括：漏极、N+SiC衬底、N
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SiC缓冲层、N
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SiC漂移层、P阱区、N+区、P+区、栅氧化层、栅极、栅源隔离介质、源极；其中N+SiC衬底位于漏极顶部表面，N
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SiC缓冲层位于N+SiC衬底顶部表面；N
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SiC漂移层位于N+SiC缓冲层顶部表面；同时两个P阱区位于N
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SiC漂移层中，并对称排列，两个P阱区之间由N
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SiC漂移层分隔开。2.根据权利要求1所述的SiC VDMOS的单粒子加固器件结构，其特征在于：所述的N
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SiC缓冲层中掺杂浓度为渐变梯度掺杂，靠近N+SiC衬底区域的...

【专利技术属性】
技术研发人员：赵伟，刘国柱，魏敬和，魏轶聃，魏应强，许磊，隋志远，刘美杰，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：