静电保护电路及半导体器件制造技术

本发明专利技术提供一种静电保护电路及半导体器件，静电保护电路与第一焊垫及第二焊垫电连接，静电保护电路包括：静电泻放晶体管，具有控制端、第一端、第二端、衬底端，第一端电连接至第一焊垫，第二端电连接至第二焊垫；静电脉冲检测电路，具有上端、下端、输出端，上端电连接至第一焊垫，下端电连接至第二焊垫，输出端电连接至控制端和衬底端。本发明专利技术优点是，避免静电保护电路的误启动，且利用静电脉冲检测电路增加延时时间，以使静电泻放晶体管充分泻放静电电荷，且静电泻放晶体管的控制端与衬底端短接，提高了衬底端的电位，静电电荷能够快速经静电泻放晶体管泻放，增强了静电保护电路的静电电荷泻放能力。电电荷泻放能力。电电荷泻放能力。

【技术实现步骤摘要】
静电保护电路及半导体器件


[0001]本专利技术涉及集成电路领域，尤其涉及一种静电保护电路及半导体器件。

技术介绍

[0002]近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深(junction depth)越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对静电保护(ESD，Electro
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Static Discharge)的需求。当线宽为1μm时，ESD事件对电路的影响很小，当进入0.18μm、0.13μm时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题。
[0003]图1A是现有的电路结构示意图，请参阅图1A，内部电路10分别与第一焊垫VDD及第二焊垫VSS电连接，当在其中一个焊垫(例如第一焊垫VDD)上产生静电时，静电会流经内部电路10，从而导致内部电路10被静电损伤。
[0004]为了避免内部电路被静电损伤，通常采用包含有钳位晶体管(Clamp Transistor)的钳位电路(Clamp Circuit)作为ESD保护电路的保护方案。图1B是现有的设置有静电保护电路的电路结构示意图，请参阅图1B，内部电路10分别与第一焊垫VDD及第二焊垫VSS电连接，静电保护电路11也分别与第一焊垫VDD及第二焊垫VSS电连接，即所述静电保护电路11与所述内部电路10并联。当在其中一个焊垫(例如第一焊垫VDD)上产生静电时，静电会经静电保护电路11泻放，而不会流经内部电路10，从而起到对内部电路10的保护作用，避免内部电路10受到静电损伤。
[0005]但是，现有的静电保护电路在识别正常上电与静电上电时存在较大误差，可能会造成误启动，且现有的静电保护电路无法充分泻放静电电荷。

技术实现思路

[0006]本专利技术所要解决的技术问题是，提供一种静电保护电路及半导体器件，其能够避免静电保护电路的误启动，且能够增加延时时间，以使静电泻放晶体管充分泻放静电电荷。
[0007]为了解决上述问题，本专利技术提供了一种静电保护电路，与第一焊垫及第二焊垫电连接，静电保护电路包括：静电泻放晶体管，具有控制端、第一端、第二端、衬底端，所述第一端电连接至所述第一焊垫，所述第二端电连接至所述第二焊垫；静电脉冲检测电路，具有上端、下端、输出端，所述上端电连接至所述第一焊垫，所述下端电连接至所述第二焊垫，所述输出端电连接至所述控制端和所述衬底端。
[0008]进一步，所述静电泻放晶体管为NMOS晶体管。
[0009]进一步，所述静电脉冲检测电路包括：电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的上端；电阻，具有第一端及第二端，所述电阻的第一端作为所述静电脉冲检测电路的下端，所述电阻的第二端及所述电容的第二端共同作为所述静电脉冲检测电路的输出端。
[0010]进一步，所述静电脉冲检测电路包括：电阻，具有第一端及第二端，所述电阻的第一端作为所述静电脉冲检测电路的上端；电容，具有第一端及第二端，所述电容的第一端作
为所述静电脉冲检测电路的下端；反相器，具有输入端及输出端，所述电阻的第二端及所述电容的第二端与所述反相器的输入端电连接，所述反相器的输出端作为所述静电脉冲检测电路的输出端。
[0011]进一步，所述静电脉冲检测电路包括：电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的上端；二极管组，具有第一端及第二端，所述二极管组的第一端作为所述静电脉冲检测电路的下端，所述二极管组的第二端及所述电容的第二端共同作为所述静电脉冲检测电路的输出端。
[0012]进一步，所述静电脉冲检测电路包括：二极管组，具有第一端及第二端，所述二极管组的第二端作为所述静电脉冲检测电路的上端；电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的下端；反相器，具有输入端及输出端，所述二极管组的第一端及所述电容的第二端与所述反相器的输入端电连接，所述反相器的输出端作为所述静电脉冲检测电路的输出端。
[0013]进一步，所述二极管组由若干个二极管串联而成。
[0014]进一步，所述二极管由栅极与漏极短接的晶体管构成。
[0015]进一步，所述晶体管为NMOS晶体管或PMOS晶体管。
[0016]进一步，所述二极管组由至少一栅极与漏极短接的NMOS晶体管及至少一栅极与漏极短接的PMOS晶体管串联而成。
[0017]进一步，所述第一焊垫连接电源，所述第二焊垫接地。
[0018]本专利技术还提供一种半导体器件，其采用上述的静电保护电路。
[0019]进一步，形成所述静电泻放晶体管的半导体结构包括：半导体衬底；阱区，设置于所述半导体衬底内；交替间隔排布的源极区与漏极区，设置在所述阱区内；栅极，设置在所述半导体衬底上，且位于所述源极区与漏极区之间，所述栅极与所述半导体衬底电连接。
[0020]进一步，所述阱区为P型区，所述源极区及所述漏极区为N型区。
[0021]进一步，所述半导体结构包括第一源极区、第二源极区、第一漏极区、第一栅极及第二栅极，所述第一漏极区位于所述第一源极区与第二源极区之间，所述第一栅极位于所述第一源极区与第一漏极区之间，所述第二栅极位于第一漏极区与第二源极区之间。
[0022]进一步，所述半导体结构包括多个源极区、多个漏极区及多个栅极，所述多个源极区与多个漏极区交替间隔排布，相邻的两个源极区及漏极区之间设置有一所述栅极。
[0023]本专利技术的优点在于，利用静电脉冲检测电路检测脉冲，以区分电源正常上电脉冲及ESD脉冲，从而避免静电保护电路的误启动，且利用静电脉冲检测电路增加延时时间，以使静电泻放晶体管充分泻放静电电荷。另外，所述静电脉冲检测电路的输出端电连接至所述静电泻放晶体管的控制端和所述衬底端，即将静电泻放晶体管的控制端与衬底端短接，提高了衬底端的电位，使得静电泻放晶体管的阈值电压降低，沟道导通能力增强，则在产生静电时，静电电荷能够快速经静电泻放晶体管泻放，增强了静电保护电路的静电电荷泻放的性能。
[0024]本专利技术的另一优点在于，利用二极管组代替扩散电阻，二极管组占用版图空间非常小，且其等效电阻值大大提高，从而可以使用非常小的电容就能够形成等效RC电路。本专利技术能够在保持RC时间常数不变的情况下，大大减小版图空间，且大大降低电容值，在静电发生的时间内静电泻放晶体管能够充分泄放静电电荷；同时，也大大降低了漏电电流，提高半
导体器件的可靠性。
附图说明
[0025]图1A是现有的电路结构示意图；
[0026]图1B是现有的设置有静电保护电路的电路结构示意图；
[0027]图2是本专利技术第一实施例静电保护电路应用示意图；
[0028]图3是本专利技术第二实施例静电保护电路应用示意图；
[0029]图4是本专利技术第三实施例静电保护电路应用示意图；
[0030]图5是本专利技术第四实施例静电保护电路应用示意图；
[0031]图6是本专利技术第五实施例静电保护电路应用示意图；
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【技术保护点】

【技术特征摘要】
1.一种静电保护电路，与第一焊垫及第二焊垫电连接，其特征在于，包括：静电泻放晶体管，具有控制端、第一端、第二端、衬底端，所述第一端电连接至所述第一焊垫，所述第二端电连接至所述第二焊垫；静电脉冲检测电路，具有上端、下端、输出端，所述上端电连接至所述第一焊垫，所述下端电连接至所述第二焊垫，所述输出端电连接至所述控制端和所述衬底端。2.根据权利要求1所述的静电保护电路，其特征在于，所述静电泻放晶体管为NMOS晶体管。3.根据权利要求1所述的静电保护电路，其特征在于，所述静电脉冲检测电路包括：电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的上端；电阻，具有第一端及第二端，所述电阻的第一端作为所述静电脉冲检测电路的下端，所述电阻的第二端及所述电容的第二端共同作为所述静电脉冲检测电路的输出端。4.根据权利要求1所述的静电保护电路，其特征在于，所述静电脉冲检测电路包括：电阻，具有第一端及第二端，所述电阻的第一端作为所述静电脉冲检测电路的上端；电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的下端；反相器，具有输入端及输出端，所述电阻的第二端及所述电容的第二端与所述反相器的输入端电连接，所述反相器的输出端作为所述静电脉冲检测电路的输出端。5.根据权利要求1所述的静电保护电路，其特征在于，所述静电脉冲检测电路包括：电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的上端；二极管组，具有第一端及第二端，所述二极管组的第一端作为所述静电脉冲检测电路的下端，所述二极管组的第二端及所述电容的第二端共同作为所述静电脉冲检测电路的输出端。6.根据权利要求1所述的静电保护电路，其特征在于，所述静电脉冲检测电路包括：二极管组，具有第一端及第二端，所述二极管组的第一端作为所述静电脉冲检测电路的上端；电容，具有第一端及第二端，所述电容的第一端作为所述静电脉冲检测电路的...

【专利技术属性】
技术研发人员：许杞安，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：