绝缘栅双极型晶体管及其制作方法技术

本申请实施例提供的绝缘栅双极型晶体管及其制作方法，涉及半导体功率器件及制造领域。为有效降低导通压降，N型电荷存储层中空穴浓度会显著上升，这会导致绝缘栅双极型晶体管在反向阻断时N型电荷存储层内的场强会指数级上升，集电极

【技术实现步骤摘要】
绝缘栅双极型晶体管及其制作方法


[0001]本专利技术实施例涉及半导体功率器件及制造领域，具体而言，涉及一种绝缘栅双极型晶体管及其制作方法。

技术介绍

[0002]绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，是由BJT(双极型三极管)和绝缘栅型场效应管组成的复合全控型电压驱动式功率半导体器件，IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低，成为现代电力电子技术不可或缺的核心器件。IGBT一致朝着更高电流密度和更高耐压的方向发展，为了提高电流密度需要降低饱和压降，在饱和压降的组成部分中，由电导调制作用程度决定的体阻区是最重要的部分。IGBT产品电导调制程度是不均匀的，越靠近正表面电导调制程度越低，因此引入了电荷存储层的概念，随着电荷存储层掺杂浓度的增加对少数载流子的保持效果会增加，使饱和压降进一步降低，但是增加到一定程度后IGBT的反向截止电压也会降低，随着电流密度增加，IGBT短路耐受能力也会降低，开关速度变慢及不一致，IGBT各个参数互相制约，因此需要进行折中设计。

技术实现思路

[0003]为了克服上述技术背景中所提及的技术问题，本申请实施例提供一种绝缘栅双极型晶体管及其制作方法。
[0004]本申请的第一方面，提供一种绝缘栅双极型晶体管，所述绝缘栅双极型晶体管包括多个立体分布的单胞结构，所述单胞结构包括：
[0005]依次层叠设置的N
‑
漂移区、N型电荷存储层、P型半导体区、第一P+区、第二P+区及发射区金属层，其中，所述第一P+区的结深大于所述第二P+区的结深；
[0006]所述单胞结构还包括栅区及源区，所述栅区包括多个由P型半导体区向所述N
‑
漂移区方向延伸的沟槽、位于沟槽表面的栅氧化层、位于所述栅氧化层表面的多晶硅栅及栅源隔离区，所述栅区与所述源区通过所述栅源隔离区隔离，所述发射区金属层覆盖在所述栅源隔离区及所述P型半导体区上；
[0007]所述第一P+区位于所述栅区的相邻沟槽之间，所述第二P+区位于所述栅区与所述源区之间；
[0008]所述单胞结构还包括设置在所述栅区中第一P+区的N+拦截区、沟槽拦截区及空穴抽取区，其中，所述单胞结构中包括多个所述的N+拦截区及沟槽拦截区的重复结构。
[0009]在本申请的一种可能实施例中，所述第一P+区由P型半导体区向所述N
‑
漂移区方向延伸，所述第一P+区的结深大于所述沟槽的深度；
[0010]所述第二P+区由所述P型半导体区向所述N
‑
漂移区方向延伸，所述第二P+区的结深小于所述P型半导体区的膜层厚度。
[0011]在本申请的一种可能实施例中，所述N+拦截区、所述沟槽拦截区及所述空穴抽取
区沿所述沟槽在所述单胞结构的表面的延伸方向重复排布。
[0012]在本申请的一种可能实施例中，在每个单胞结构中，
[0013]所述沟槽的数量为至少3个；
[0014]所述N+拦截区的数量为2
‑
10个，所述沟槽拦截区的数量为1
‑
5个，所述空穴抽取区的数量为1
‑
2个。
[0015]在本申请的一种可能实施例中，所述单胞结构还包括：依次层叠设置的集电极金属区、P型集电区、N型电场截止层区；
[0016]所述N
‑
漂移区位于所述N型电场截止层区远离所述集电极金属区的一侧。
[0017]本申请的第二方面，提供一种绝缘栅双极型晶体管的制作方法，所述方法包括：
[0018]提供一N型单晶硅；
[0019]在所述N型单晶硅的第一表面形成N型电荷存储区；
[0020]在所述N型单晶硅的第一表面形成第一P+区；
[0021]在所述N型单晶硅的第一表面形成沟槽；
[0022]通过扩散氧化处理形成栅氧化层和沟槽拦截区；
[0023]在所述栅氧化层表面沉积多晶硅，得到多晶硅栅；
[0024]在所述沟槽的两侧区域形成P型半导体区；
[0025]在所述N型单晶硅的第一表面形成源区及N+拦截区；
[0026]在所述N型单晶硅的第一表面形成第二P+区；
[0027]在所述N型单晶硅的第一表面形成栅源隔离区及空穴抽取区，其中，所述栅氧化层、所述多晶硅栅及所述栅源隔离区形成栅区；
[0028]在所述N型单晶硅的第一表面形成发射区金属层。
[0029]在本申请的一种可能实施例中，所述在所述N型单晶硅的第一表面形成沟槽的步骤，包括：
[0030]在所述N型单晶硅的第一表面涂覆光刻胶层；
[0031]通过对所述光刻胶层进行曝光显影形成将制作所述沟槽的区域暴露的光刻胶图案；
[0032]采用干法刻蚀的方法刻蚀所述N型单晶硅，在所述N型单晶硅的第一表面形成沟槽。
[0033]在本申请的一种可能实施例中，所述在所述N型单晶硅的第一表面形成源区及N+拦截区的步骤，包括：
[0034]在所述N型单晶硅的第一表面涂覆光刻胶层；
[0035]通过对所述光刻胶层进行曝光显影形成将制作所述源区和所述N+拦截区的区域暴露的光刻胶图案；
[0036]通过注入磷离子或砷离子在N型单晶硅的第一表面形成所述源区及所述N+拦截区。
[0037]在本申请的一种可能实施例中，所述在所述N型单晶硅的第一表面形成栅源隔离区及空穴抽取区的步骤，包括：
[0038]在所述N型单晶硅的第一表面沉积硼磷硅玻璃，并对所述硼磷硅玻璃进行干法刻蚀，形成所述栅源隔离区及所述空穴抽取区。
[0039]在本申请的一种可能实施例中，所述方法还包括：
[0040]在所述N型单晶硅的第二表面形成N型电场截止层区；
[0041]在所述N型单晶硅的第二表面形成P型集电区；
[0042]在所述P型集电区上制作集电极金属区。
[0043]在本申请实施例提供的上述结构中，为有效降低导通压降，N型电荷存储层中空穴浓度会显著上升，这会导致绝缘栅双极型晶体管在反向阻断时N型电荷存储层内的场强会指数级上升，最终体现集电极
‑
发射极反向阻断电压下降。本实施例中，通过取消一部分导电沟道使用第一P+区代替，第一P+区的引入可使N型电荷存储层内的场强下降并与N
‑
漂移区共同分担上升的场强。但第一P+区的引入会降低N型电荷存储层的电导调制效果，故在第一P+区内沿沟槽的延伸方向重复排列的N+拦截区、沟槽拦截区及空穴抽取区，对关键载流子空穴的抽取速率进行人为调节，可同时解决绝缘栅双极型晶体管饱和压降、反向截止电压、短路特性及开关速度(包括一致性)的平衡问题。
附图说明
[0044]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种绝缘栅双极型晶体管，其特征在于，所述绝缘栅双极型晶体管包括多个立体分布的单胞结构，所述单胞结构包括：依次层叠设置的N
‑
漂移区、N型电荷存储层、P型半导体区、第一P+区、第二P+区及发射区金属层，其中，所述第一P+区的结深大于所述第二P+区的结深；所述单胞结构还包括栅区及源区，所述栅区包括多个由P型半导体区向所述N
‑
漂移区方向延伸的沟槽、位于沟槽表面的栅氧化层、位于所述栅氧化层表面的多晶硅栅及栅源隔离区，所述栅区与所述源区通过所述栅源隔离区隔离，所述发射区金属层覆盖在所述栅源隔离区及所述P型半导体区上；所述第一P+区位于所述栅区的相邻沟槽之间，所述第二P+区位于所述栅区与所述源区之间；所述单胞结构还包括设置在所述栅区中第一P+区的N+拦截区、沟槽拦截区及空穴抽取区，其中，所述单胞结构中包括多个所述的N+拦截区及沟槽拦截区的重复结构。2.如权利要求1所述的绝缘栅双极型晶体管，其特征在于，所述第一P+区由P型半导体区向所述N
‑
漂移区方向延伸，所述第一P+区的结深大于所述沟槽的深度；所述第二P+区由所述P型半导体区向所述N
‑
漂移区方向延伸，所述第二P+区的结深小于所述P型半导体区的膜层厚度。3.如权利要求2所述的绝缘栅双极型晶体管，其特征在于，所述N+拦截区、所述沟槽拦截区及所述空穴抽取区沿所述沟槽在所述单胞结构的表面的延伸方向重复排布。4.如权利要求3所述的绝缘栅双极型晶体管，其特征在于，在每个单胞结构中，所述沟槽的数量为至少3个；所述N+拦截区的数量为2
‑
10个，所述沟槽拦截区的数量为1
‑
5个，所述空穴抽取区的数量为1
‑
2个。5.如权利要求1
‑
4中任意一项所述的绝缘栅双极型晶体管，所述单胞结构还包括：依次层叠设置的集电极金属区、P型集电区、N型电场截止层区；所述N
‑
漂移区位...

【专利技术属性】
技术研发人员：滕跃，孙喆禹，曹务臣，迟永欣，耿智蔷，肖楠，
申请(专利权)人：吉林华微电子股份有限公司，
类型：发明
国别省市：