半导体装置以及半导体装置的制造方法制造方法及图纸

本发明专利技术提供使嵌入氧化膜的鸟嘴变小或消失的半导体装置以及半导体装置的制造方法。所述半导体装置具备：半导体基板，其具有基板上表面；以及嵌入氧化膜，其设置在基板上表面，并且至少一部分嵌入比基板上表面更靠下方的位置，嵌入氧化膜的上表面具有与基板上表面平行的方向上的端部、以及中央部，嵌入氧化膜的上表面的端部配置在与基板上表面相同的高度位置，或者配置在比基板上表面更靠下方的位置，嵌入氧化膜的上表面的中央部配置在比上表面的端部更高的位置。的端部更高的位置。的端部更高的位置。

【技术实现步骤摘要】
半导体装置以及半导体装置的制造方法


[0001]本专利技术涉及一种半导体装置以及半导体装置的制造方法。

技术介绍

[0002]以往，已知有在形成有IGBT等半导体元件的半导体基板的上表面设置嵌入氧化膜的结构(例如，参照专利文献1、专利文献2)。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2017
‑
143136号公报
[0006]专利文献2：日本特开平5
‑
206263号公报

技术实现思路

[0007]技术问题
[0008]有时，在嵌入氧化膜的端部形成有被称为鸟嘴的突出部分。优选鸟嘴的长度或厚度小。
[0009]技术方案
[0010]在本专利技术的第一方式中提供一种半导体装置。半导体装置可以具备具有基板上表面的半导体基板。半导体装置可以具备设置在基板上表面并且至少一部分嵌入比基板上表面更靠下方的位置的嵌入氧化膜。嵌入氧化膜的上表面可以具有与基板上表面平行的方向上的端部、以及中央部。嵌入氧化膜的上表面的端部可以配置在与基板上表面相同的高度位置，或者配置在比基板上表面更靠下方的位置。嵌入氧化膜的上表面的中央部可以配置在比上表面的端部更高的位置。
[0011]嵌入氧化膜的上表面的中央部可以是在嵌入氧化膜中配置在最高的位置的部分。
[0012]嵌入氧化膜的上表面的中央部可以被配置为与基板上表面相同的高度。
[0013]嵌入氧化膜的上表面可以具有平坦且包括中央部的平坦区。
[0014]嵌入氧化膜的上表面在配置于比基板上表面更靠下方的区域，可以具有向下侧凸的凸部。
[0015]半导体基板可以具有供嵌入氧化膜嵌入的凹陷部。嵌入氧化膜的上表面中的配置在最下侧的最下部的、距基板上表面的深度可以是凹陷部的距基板上表面的深度的20％以下。
[0016]半导体基板可以具有供嵌入氧化膜嵌入的凹陷部。嵌入氧化膜的上表面的中央部的距基板上表面的高度可以是凹陷部的距基板上表面的深度的20％以下。
[0017]半导体基板可以具有供嵌入氧化膜嵌入的凹陷部。嵌入氧化膜的上表面的距基板上表面的高度的平均值可以是凹陷部的距基板上表面的深度的20％以下。
[0018]在本专利技术的第二方式中提供一种半导体装置的制造方法。制造方法可以具备在半导体基板的基板上表面形成凹陷部的凹陷部形成阶段。制造方法可以具备在基板上表面形
成覆盖比凹陷部更宽的范围的氧化膜的氧化膜形成阶段。制造方法可以具备利用湿蚀刻而选择性地去除至少覆盖凹陷部的端部的氧化膜，从而形成至少一部分形成在凹陷部的嵌入氧化膜的蚀刻阶段。
[0019]在氧化膜形成阶段中，可以在整个基板上表面形成氧化膜。
[0020]在氧化膜形成阶段中，在氧化膜的上表面，可以在与凹陷部重叠的位置形成凹部。半导体装置的制造方法还可以具备在氧化膜形成阶段之后，在氧化膜的上表面将抗蚀剂涂敷在比凹部更广的范围而形成抗蚀膜的抗蚀剂涂敷阶段。半导体装置的制造方法还可以具备在蚀刻阶段之前去除除凹部以外的区域的抗蚀膜的抗蚀膜去除阶段。在蚀刻阶段中，可以将凹部内的抗蚀膜作为掩模，对氧化膜进行湿蚀刻。
[0021]在抗蚀剂涂敷阶段中，形成于凹部内的抗蚀膜的厚度可以大于形成于除凹部以外的区域的抗蚀膜的厚度。
[0022]在抗蚀膜去除阶段中，可以将抗蚀膜的整个面曝光而将抗蚀膜的整个面浸于显影液。在抗蚀膜去除阶段中，可以将抗蚀膜的整个面曝光。在抗蚀膜去除阶段中，可以在抗蚀膜中使用负型抗蚀剂。
[0023]凹陷部可以具有在与基板上表面平行的方向上的端部。在蚀刻阶段中，可以对氧化膜进行湿蚀刻，直到凹陷部的端部上的氧化膜成为与基板上表面相同的高度或者变得比基板上表面低为止。
[0024]半导体装置的制造方法可以具备杂质形成阶段，从基板上表面注入杂质而在半导体基板的上表面侧形成局部性的杂质区域。凹陷部形成阶段、氧化膜形成阶段、以及蚀刻阶段可以在杂质形成阶段之前进行。
[0025]应予说明，上述
技术实现思路
并没有列举本专利技术的全部特征。另外，这些特征的子组合也能够另外成为专利技术。
附图说明
[0026]图1是示出本专利技术的一个实施方式的半导体装置100的概要的俯视图。
[0027]图2是示出图1的A
‑
A
’
截面的图。
[0028]图3是示出比较例的嵌入氧化膜124的形成方法的图。
[0029]图4是示出实施例的嵌入氧化膜24的形成方法的图。
[0030]图5是嵌入氧化膜24和凹陷部72的放大图。
[0031]图6是示出嵌入氧化膜24的其他例的图。
[0032]图7是示出嵌入氧化膜24的其他例的图。
[0033]符号说明
[0034]10
···
半导体基板、12
···
耐压结构部、14
···
有源区、16
···
焊盘区、18
···
二极管、20
···
布线、21
···
上表面、22
···
焊盘、23
···
下表面、24
···
嵌入氧化膜、25
···
绝缘膜、26
···
槽部、27
···
上表面、28
···
氧化膜、29
···
凹部、30
···
保护环、32
···
漂移区、34
···
场截止层、36
···
集电层、38
···
集电极、40
···
发射区、42
···
接触区、44
···
基区、46
···
栅极沟槽、48
···
氮化膜、49
···
层间绝缘膜、50
···
二极管电极、52
···
发射极、54
···
电极、70
···
抗蚀膜、72
···
凹陷部、73
···
抗蚀膜、74
···
高低差、75
···
中央
部、76
···
端部、77
···
平坦区、78
···
凸部、80
···
端部、81
···
上表面、100
···
半导体装置、124
···
嵌入氧化膜、129
···
鸟嘴
具体实施方式
[0035]以下，虽然通过专利技术的实施方式对本专利技术进行说明，但是以下的实施方式并不限定权利要求所涉及的专利技术。另外，实施方式中所说明的特征的全部组合未必是专利技术的技术方案所必须的。相同或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，具备：半导体基板，其具有基板上表面；以及嵌入氧化膜，其设置在所述基板上表面，并且至少一部分嵌入比所述基板上表面更靠下方的位置，所述嵌入氧化膜的上表面具有与所述基板上表面平行的方向上的端部、以及中央部，所述嵌入氧化膜的所述上表面的所述端部配置在与所述基板上表面相同的高度位置，或者配置在比所述基板上表面更靠下方的位置，所述嵌入氧化膜的所述上表面的所述中央部配置在比所述上表面的所述端部更高的位置。2.根据权利要求1所述的半导体装置，其特征在于，所述嵌入氧化膜的所述上表面的所述中央部是在所述嵌入氧化膜中配置在最高的位置的部分。3.根据权利要求1或2所述的半导体装置，其特征在于，所述嵌入氧化膜的所述上表面的所述中央部被配置为与所述基板上表面相同的高度。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，所述嵌入氧化膜的所述上表面具有平坦且包括所述中央部的平坦区。5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，所述嵌入氧化膜的所述上表面在配置于比所述基板上表面更靠下方的区域，具有向下侧凸的凸部。6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，所述半导体基板具有供所述嵌入氧化膜嵌入的凹陷部，所述嵌入氧化膜的所述上表面中的配置在最下侧的最下部的距所述基板上表面的深度是所述凹陷部的距所述基板上表面的深度的20％以下。7.根据权利要求1至5中任一项所述的半导体装置，其特征在于，所述半导体基板具有供所述嵌入氧化膜嵌入的凹陷部，所述嵌入氧化膜的所述上表面的所述中央部的距所述基板上表面的高度是所述凹陷部的距所述基板上表面的深度的20％以下。8.根据权利要求1至5中任一项所述的半导体装置，其特征在于，所述半导体基板具有供所述嵌入氧化膜嵌入的凹陷部，所述嵌入氧化膜的所述上表面的距所述基板上表面的高度的平均值是所述凹陷部的距所述基板上表面的深度的20％以下。9.一种半导体装置的制造方法，其特征在于，具备：凹陷部形成阶段，在半导体基板的基板上表面形成凹陷部；氧化膜形成阶段，在所述基板上表面形成覆盖比所述凹陷部更广的范围的氧化膜；以...

【专利技术属性】
技术研发人员：内田悠，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：