半导体存储装置制造方法及图纸

实施方式提供芯片面积较小的半导体存储装置，其具备：层叠体，设在第1基板上的周边电路的上方，将多个第1导电层和多个第1绝缘层在第1方向上交替地层叠而成；第1柱，在第1方向上贯通层叠体内，包括半导体层，在半导体层与多个第1导电层的交点处形成存储单元；第2基板，设在层叠体及第1柱的上方，具有与半导体层电连接的第1区域和配置在第1区域的第2方向上的第2区域；第2绝缘层，在第1方向上贯通第2基板内，在第3方向上延伸，将第1与第2区域电绝缘；及第2导电层，具有在第1方向上贯通第2基板的第1部分、及在第2基板的上方在第2方向上延伸并包括作为接合焊盘的区域的第2部分。第2部分在第1方向上与第2绝缘层重叠。在第1方向上与第2绝缘层重叠。在第1方向上与第2绝缘层重叠。

【技术实现步骤摘要】
半导体存储装置
[0001]【关联申请】
[0002]本申请享受以日本专利申请2021－27174号(申请日：2021年2月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0004]近年来，已知有能够通过将形成有存储单元阵列的芯片与形成有周边电路的芯片接合来形成的半导体存储装置。

技术实现思路

[0005]实施方式提供芯片面积较小的半导体存储装置。
[0006]实施方式的半导体存储装置具备：第1基板；周边电路，设在第1基板上；层叠体，设在周边电路的上方，将多个第1导电层与多个第1绝缘层在第1方向上交替地层叠；第1柱，在第1方向上贯通层叠体内，包括半导体层，在半导体层与多个第1导电层的交点处形成存储单元；第2基板，设在层叠体及第1柱的上方，具有与半导体层电连接的第1区域和配置在第1区域的与第1方向交叉的第2方向上的第2区域；第2绝缘层，在第1方向上贯通第2基板内，在与第1方向及第2方向交叉的第3方向上延伸，将第1区域与第2区域电绝缘；以及第2导电层，具有在第1方向上贯通第2基板的第1部分、以及在第2基板的上方沿第2方向延伸且包括作为接合焊盘的区域的第2部分。第2部分在第1方向上与上述第2绝缘层重叠。
附图说明
[0007]图1是表示半导体存储装置的构成例的框图。
[0008]图2是表示存储单元阵列的电路构成的电路图。
[0009]图3是用来说明存储器1的第1例的示意图。
[0010]图4是表示芯片1B的构造例的俯视示意图。
[0011]图5是表示图4所示的芯片1B的一部分的俯视示意图。
[0012]图6是用来说明存储器1的第1例的截面构造例的剖视示意图。
[0013]图7是表示存储柱MP的构造例的剖视示意图。
[0014]图8～图18是用来说明存储器1的第1例的制造方法例的剖视示意图。
[0015]图19是表示存储器1的第2例中的芯片1B的一部分的俯视示意图。
[0016]图20是用来说明存储器1的第2例的截面构造例的剖视示意图。
[0017]图21是表示存储器1的第3例中的芯片1B的一部分的俯视示意图。
[0018]图22是用来说明存储器1的第3例的截面构造例的剖视示意图。
[0019]图23是表示存储器1的第4例中的芯片1B的一部分的俯视示意图。
[0020]图24是用来说明存储器1的第4例的截面构造例的剖视示意图。
[0021]图25是表示存储器1的第5例中的芯片1B的一部分的俯视示意图。
[0022]图26是用来说明存储器1的第5例的截面构造例的剖视示意图。
[0023]图27是表示存储器1的第6例中的芯片1B的一部分的俯视示意图。
[0024]图28是用来说明存储器1的第6例的截面构造例的剖视示意图。
[0025]图29是表示存储器1的第7例中的芯片1B的一部分的俯视示意图。
[0026]图30是用来说明存储器1的第7例的截面构造例的剖视示意图。
具体实施方式
[0027]以下，参照附图对实施方式进行说明。图中记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比率等有与实物不同的情况。此外，在实施方式中，对于实质上相同的构成要素赋予相同的附图标记并适当省略说明。
[0028]图1是表示半导体存储装置的构成例的框图。半导体存储装置具备存储器1和存储器控制器2。
[0029]存储器1包括存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器14、行解码器15和读出放大器16。
[0030]存储单元阵列10包括多个块BLK(BLK0～BLK(L－1)(L是2以上的自然数))。块BLK是非易失性地存储数据的多个存储晶体管MT的集合。
[0031]存储单元阵列10经由后述的多个位线BL与读出放大器16连接。存储单元阵列10如后述那样，包括多个字线WL，并经由它们与行解码器15连接。各存储晶体管MT(存储单元)与多个字线WL中的一个字线WL及多个位线BL中的一个位线BL连接。
[0032]命令寄存器11保持从存储器控制器2接收到的命令信号CMD。命令信号CMD例如包括使定序器13执行读出动作、写入动作及擦除动作的命令数据。
[0033]地址寄存器12保持从存储器控制器2接收到的地址信号ADD。地址信号ADD例如包括块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别被用于块BLK、字线WL及位线BL的选择。
[0034]定序器13对存储器1的动作进行控制。定序器13基于例如保持在命令寄存器11中的命令信号CMD对驱动器14、行解码器15及读出放大器16等进行控制，执行读出动作、写入动作及擦除动作等的动作。
[0035]驱动器14生成在读出动作、写入动作及擦除动作等中使用的电压。并且，驱动器14例如基于保持在地址寄存器12中的页地址PA，向与被选择的字线WL对应的信号线施加所生成的电压。
[0036]行解码器15基于保持在地址寄存器12中的块地址BA，选择对应的存储单元阵列10内的1个块BLK。并且，行解码器15例如将向与所选择的字线WL对应的信号线施加的电压向被选择的块BLK内的被选择的字线WL转送。
[0037]读出放大器16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，向各位线BL施加希望的电压。此外，读出放大器16在读出动作中，基于位线BL的电压判定存储在存储单元中的数据，将判定结果作为读出数据DAT向存储器控制器2转送。
[0038]存储器1与存储器控制器2之间的通信例如支持NAND接口标准。例如，存储器1与存
储器控制器2之间的通信使用命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪繁忙信号RBn及输入输出信号I/O。
[0039]命令锁存使能信号CLE表示存储器1接收到的输入输出信号I/O是命令信号CMD。地址锁存使能信号ALE表示接收到的信号I/O是地址信号ADD。写使能信号WEn是向存储器1发出命令以进行输入输出信号I/O的输入的信号。读使能信号REn是向存储器1发出命令以进行输入输出信号I/O的输出的信号。
[0040]就绪繁忙信号RBn是向存储器控制器2通知存储器1是受理来自存储器控制器2的命令的就绪状态还是不受理命令的繁忙状态的信号。
[0041]输入输出信号I/O例如是8比特宽的信号，可以包括命令信号CMD、地址信号ADD、写入数据信号DAT等的信号。
[0042]以上说明的存储器1及存储器控制器2也可以由它们的组合构成1个半导体存储装置。这样的半导体存储装置的例子包括例如SD卡那样的存储卡或固态硬盘驱动器(SSD)。
[0043]接着，对存储单元阵列10的电路构成例进行说明。图2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1基板；周边电路，设在上述第1基板上；层叠体，设在上述周边电路的上方，将多个第1导电层与多个第1绝缘层在第1方向上交替地层叠而成；第1柱，将上述层叠体内在上述第1方向上贯通，包括半导体层，在上述半导体层与上述多个第1导电层的交点处形成存储单元；第2基板，设在上述层叠体及上述第1柱的上方，具有与上述半导体层电连接的第1区域和配置在上述第1区域的与上述第1方向交叉的第2方向上的第2区域；第2绝缘层，将上述第2基板内在上述第1方向上贯通，在与上述第1方向及上述第2方向交叉的第3方向上延伸，将上述第1区域与上述第2区域电绝缘；以及第2导电层，具有在上述第1方向上贯通上述第2基板的第1部分、以及在上述第2基板的上方在上述第2方向上延伸并且包括作为接合焊盘的区域的第2部分，上述第2部分在上述第1方向上与上述第2绝缘层重叠。2.如权利要求1所述的半导体存储装置，其中，上述层叠体包括台阶部，该台阶部设在上述第2方向的端部并且以阶梯状配置有上述多个第1导电层及上述多个第2导电层的每一个；上述半导体存储装置还具备第2柱，该第2柱将上述层叠体内在上述第1方向上贯通，设在上述第1柱与上述台阶部之间，并与上述周边电路电绝缘。3.如权利要求2所述的半导体存储装置，其中，上述第2绝缘层在上述第1方向上不与上述层叠体重叠。4.如权利要求2所述的半导体存储装置，其中，上述第2绝缘层在上述第1方向上与上述台阶部重叠。5.如权利要求2所述的半导体存储装置，其中，还具备插塞，该插塞在上述第1方向上延伸，并将上述第1部分与上述周边电路电连接，上述第1部分在上述第1方向上与上述台阶部重叠。6.一种半导体存储装置，具备：第1基板；周边电路，设在上述第1基板上；层叠体，设在上述周边电路的上方，将多个第1导电层与多个第1绝缘层在第1方向上交替地层叠而成；第1柱，将上述层叠体内在上述第1方向上贯通，包括半导体层，在上述半导体层与多个第1导电层的交点处形成存储单元；第...

【专利技术属性】
技术研发人员：和田秀雄，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：