两个管芯之间的通信接口的电路和管理通信接口的方法技术

本发明专利技术提供一种两个管芯之间的通信接口的电路和管理通信接口的方法。所述电路包含：第一管芯的第一接口，具有用以将具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；以及第二管芯的第二接口，具有用以接收串行化数据且将其解串成解串化数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将第一时钟提供给串行器的第一纹波计数器且将第二时钟提供给解串器的第二纹波计数器。时钟提供给解串器的第二纹波计数器。时钟提供给解串器的第二纹波计数器。

【技术实现步骤摘要】
两个管芯之间的通信接口的电路和管理通信接口的方法


[0001]本专利技术涉及用于数据通信的两个集成电路(integrated circuit；IC)管芯之间的接口，且更具体地说，涉及两个管芯之间的通信接口的电路和管理两个管芯之间的通信接口的方法。

技术介绍

[0002]基于半导体集成电路的数字电子设备(例如，移动电话、数码相机、个人数字助理(personal digital assistant；PDA)等)设计成具有更强大的功能性以适应现代数字世界中的各种应用。然而，随着半导体制造的趋势，数字电子设备意图在具有改进的功能性和更高性能的情况下变得更小和更轻。半导体装置可封装成2.5D半导体装置，其中若干电路芯片可整合为更大的集成电路，其中接触元件、插入层或RDL层用于在芯片之间进行连接。
[0003]已提出集成扇出型(Integrated Fan
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Out；InFO)和衬底上晶片上芯片(chip
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on
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wafer
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on
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substrate；CoWoS)的封装技术以封装并排组装的多个芯片。
[0004]关于整个电子电路，主电路可基于2.5D封装技术进行制造。另外，多个专用集成电路(application
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specific integrated circuit；ASIC)管芯和串行器/解串(serializer/deserialized；SerDes)管芯可通过含有并行总线的互连接口彼此连接地额外安置在主电路上。
[0005]待连接的两个管芯的接口通常分别包含用于彼此连接的接触元件图案。管芯的接触元件图案包含用于连接到另一管芯的接触元件的多个接触元件。
[0006]在通信中，一个管芯的接触元件与另一管芯的接触元件以并行通信的方式连接。此处，每一管芯中的通信实体层通常包含将并行数据转换成串行数据的串行器。一组串行数据通过一个接触元件被传输到另一管芯。接着，通信物理层还包含将串行数据转换成并行数据的解串器。
[0007]每一管芯都包含串行器和解串器作为一个切片。每一管芯可包含多个切片。基于封装技术连接两个管芯，其中一个管芯的串行器和解串器分别连接到另一管芯的解串器和串行器。串行器负责传输数据且解串器负责接收数据。然而，不同速率的时钟用于对应于多个阶段的串行器和解串器，从而在每一阶段串行化和解串化数据。基于2.5D封装技术，如何在每一阶段为时钟高效地提供适当的时钟速率仍然是设计中的问题。

技术实现思路

[0008]本专利技术提供一种基于并行总线的第一管芯与第二管芯之间的通信接口的电路。然而，在并行总线的信道上传输的数据为串行化数据。每一管芯至少使用一个串行器和一个解串器来实施以传输两个管芯之间的数据。基于时钟的串行器和解串器可执行数据的串行化和解串化。
[0009]在实施例中，提供一种第一管芯与第二管芯之间的通信接口的电路。电路包含：第一管芯的第一接口，具有将呈并行形式的具有N个位的输入数据串行化成串行化数据以供
传输出去的串行器；及第二管芯的第二接口，具有接收串行化数据且将其解串成呈并行形式的具有N个位的解串化数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将与输入数据分开的第一时钟提供给串行器的第一纹波计数器且将与输入数据分开的第二时钟提供给解串器的第二纹波计数器，其中串行器以及解串器在操作中分别使用第一时钟以及第二时钟。
[0010]在实施例中，提供一种管理第一管芯与第二管芯之间的通信接口的方法。方法包含：实施第一管芯的第一接口，包含用以将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；实施第二管芯的第二接口，包含用以接收串行化数据且将其解串成呈并行形式的具有N个位的解串化数据的解串器。另外，方法包含实施连接在第一管芯与第二管芯之间的互连结构以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。也实施时钟产生器以将与输入数据分开的第一时钟提供给串行器的第一纹波计数器且将与输入数据分开的第二时钟提供给解串器的第二纹波计数器，其中串行器以及解串器在操作中分别使用第一时钟以及第二时钟。
[0011]为了使前述内容更易于理解，如下详细地描述附图的若干实施例。
附图说明
[0012]包含附图以提供进一步理解本公开，且附图并入本说明书中并构成本说明书的一部分。附图示出本公开的示范性实施例，且与描述一起用来解释本公开的原理。
[0013]图1是根据本专利技术的实施例的示意性地示出具有接口的2.5D半导体装置的横截面堆叠结构的图；
[0014]图2是根据本专利技术的实施例的示意性地示出一个管芯通过接口连接到多个其它管芯的接口的图；
[0015]图3是根据本专利技术的实施例的示意性地示出用于多个管芯之间的连接的接口的图；
[0016]图4是根据本专利技术的实施例的示意性地示出基于具有插入层或RLD的接口的两个管芯之间的通信的图；
[0017]图5是根据本专利技术的实施例的示意性地示出接触元件图案的结构的图；
[0018]图6是根据本专利技术的实施例的示意性地示出串行器和解串器的机制的图；
[0019]图7是根据本专利技术的实施例的示意性地示出串行器的结构的图；
[0020]图8是根据本专利技术的实施例的示意性地示出解串器的结构的图；
[0021]图9是根据本专利技术的实施例的示意性地示出串行化块的结构的图；
[0022]图10是根据本专利技术的实施例的示意性地示出解串块的结构的图；
[0023]图11是根据本专利技术的实施例的示意性地示出具有时钟恢复(clock recovery；CR)逻辑的解串器的结构的图。
具体实施方式
[0024]本专利技术针对一种用于数据通信的两个集成电路(IC)管芯之间的接口。取决于如采取的封装工艺，两个管芯的接触元件通过例如插入层或重布线层(re
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distribution layer；RDL)的连接接口相对应地连接。一个管芯的并行数据串行化成串行数据且随后通过连接接口传输到目标管芯。通过目标管芯接收的串行数据需要解串成并行数据。用于解串器中的时钟也通过连接接口的一个接触元件传输。时钟的相位需要适当地调整，从而正确地采样串行数据以解串成并行数据。
[0025]用于解串器的时钟的相位调整是确保正确地解串化数据所必需的。提供多个实施例来描述本专利技术，但本专利技术并不仅限于所述实施例。
[0026]首先描述作为半导体装置制造的管芯之间的封装结构。对于半导体制造，可采用2.5D半导体装置的接口，其中管芯安置在插入层或RDL上。管芯的接触元件图案配置成具有几何对称关系。管芯通过接口本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种第一管芯与第二管芯之间的通信接口的电路，包括：所述第一管芯的第一接口，包含用以将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；所述第二管芯的第二接口，包含用以接收所述串行化数据且将其解串成呈并行形式的具有所述N个位的解串化数据的解串器；互连结构，其连接在所述第一管芯与所述第二管芯之间以连接所述串行器与所述解串器，其中所述互连结构为半导体结构的插入层或重布线层，以便在所述第一管芯与所述第二管芯之间形成并行总线，用于在所述并行总线的一条线中传输所述串行化数据；以及时钟产生器，其用以将与所述输入数据分开的第一时钟提供给所述串行器的第一纹波计数器且将与所述输入数据分开的第二时钟提供给所述解串器的第二纹波计数器，其中所述串行器以及所述解串器在操作中分别使用所述第一时钟以及所述第二时钟。2.根据权利要求1所述的通信接口的电路，其中所述第一纹波计数器接收所述第一时钟且在多个串行化阶段中将所述第一时钟的时钟速率依序除以因数2以依序提供对应于所述串行化阶段的多个第一分频时钟信号。3.根据权利要求2所述的通信接口的电路，其中所述串行器包含多个第一串行化单元，其用以分别从最低时钟速率到最高时钟速率接收具有所述N个位的所述输入数据以及所述第一分频时钟信号，其中所述第一串行化单元中的每一个按因数2对输入数据进行串行化，直到所述输入数据的所述N个位串行化成所述串行化数据为止。4.根据权利要求3所述的通信接口的电路，其中所述第一串行化单元的第一串行化阶段接收呈并行形式的具有所述N个位的所述输入数据且将其串行化成N/2个瞬态串行化数据，其中所述第一串行化单元的第二串行化阶段依序接收所述N/2个瞬态串行化数据且串行化成N/2/2个瞬态串行化数据，其中所述第一串行化单元的最后一个串行化阶段将来自前一串行化阶段的两个瞬态串行化数据接收到所述串行化数据中。5.根据权利要求3所述的通信接口的电路，其中N为数目2
M
，其中M为大于或等于4的整数。6.根据权利要求3所述的通信接口的电路，所述第一串行化单元中的每一个包含2
L
个串行化块，其中L为对应于相对应的串行化阶段的操作的整数，其中所述串行化块中的每一个将两个输入并行数据串行化成两个输出串联数据。7.根据权利要求3所述的通信接口的电路，其中所述第二纹波计数器接收所述第二时钟且在多个解串化阶段中将所述第二时钟的时钟速率依序除以因数2以依序提供对应于所述解串化阶段的多个第二分频时钟信号。8.根据权利要求7所述的通信接口的电路，其中所述解串器包含多个解串单元，其分别从最高时钟速率到最低时钟速率接收所述串行化数据以及所述第二分频时钟信号，其中所述解串单元中的每一个按因数2对输入数据进行解串，直到所述输入数据的所述N个位解串成呈并行形式的所述解串化数据为止。9.根据权利要求8所述的通信接口的电路，其中所述解串单元的第一解串化阶段接收呈串联形式的具有所述N个位的所述串行化数据且将其解串成2个瞬态解串化数据，其中所述解串单元的第二解串化阶段依序接收所述2个瞬态解串化数据且将其解串成4个瞬态解串化数据，其中所述解串单元的最后一个解串化阶段将来自前一解串化阶段的N/2个瞬态
解串化数据接收到呈并行形式的具有所述N个位的所述解串化数据中。10.根据权利要求8所述的通信接口的电路，其中N为数目2
M
，其中M为大于或等于4的整数。11.根据权利要求8所述的通信接口的电路，所述解串单元中的每一个包含2
L
个解串块，其中L为对应于相对应的解串化阶段的操作的整数，其中所述解串块中的每一个将两个输入串联数据解串成两个并行数据。12.根据权利要求1所述的通信接口的电路，其中所述第二管芯还包含：时钟恢复逻辑，接收所述第二时钟以确定时钟相位；以及相位旋转器，其接收所述时钟相位以确定相位偏移来修改所述解串器的所述第二时钟。13.根据权利要求1所述的通信接口的电路，其中所述输入数据通过双倍数据速率传输。14.一种管理第一管芯与第二管芯之间的通信接口的方法，包括：实施所述第一管芯的第一接口，包含用以将呈并行形式的具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；实施所述第二管芯的第二接口，包含用以接收所述串行...

【专利技术属性】
技术研发人员：毅格艾尔卡诺维奇，陈彦中，张家祥，简廷旭，杨财铭，梁维安，阿姆农帕纳斯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：