解串器的接收电路制造技术

本发明专利技术公开一种解串器的接收电路。解串器的接收电路接收输入信号，并且包括：信号接收端，用来接收该输入信号；链路均衡器，具有耦接该信号接收端的第一输入端；带外信号发送电路，具有耦接该信号接收端的第二输入端；第一电阻器，耦接于该信号接收端与第一参考电压之间；第二电阻器，耦接于该信号接收端与第二参考电压之间；以及缓冲电路，具有第三输入端及输出端，其中该第三输入端接收电压，且该输出端耦接该链路均衡器或该带外信号发送电路。该链路均衡器的该第一输入端与该带外信号发送电路的该第二输入端不电连接，且该电压为可调。调。调。

Receiving circuit of deserializer

【技术实现步骤摘要】
解串器的接收电路


[0001]本专利技术是关于信号传输电路，尤其是关于串联器/解串器(Serializer/Deserializer，SerDes)的接收端的电路。

技术介绍

[0002]链路均衡器(Link Equalizer,LEQ)及带外信号发送(out
‑
of
‑
band signaling,OOBS)电路常见于串联器/解串器的接收端。链路均衡器用来均衡接收端所收到的信号，以尽可能将信号的高频衰减补足。带外信号发送电路用来检测信号的振幅以及控制信号的功率。链路均衡器及带外信号发送电路的细部电路与工作原理为本
具有通常知识者所熟知，故不再赘述。
[0003]然而，传统的串联器/解串器的接收端是由电阻分压器及链路均衡器、带外信号发送电路共同建立共模电压(common mode voltage)，容易造成负载堆叠，使高速数据衰减。因此，设计一个高效能的串联器/解串器的接收端电路成为高速电路设计上的严峻考验。

技术实现思路

[0004]鉴于先前技术之不足，本专利技术之一目的在于提供一种解串器的接收电路，以解决先前技术所遇到的问题。
[0005]本专利技术公开一种解串器的接收电路，接收输入信号，包括：信号接收端，用来接收该输入信号；链路均衡器，具有耦接该信号接收端的第一输入端；带外信号发送电路，具有耦接该信号接收端的第二输入端；第一电阻器，耦接于该信号接收端与第一参考电压之间；第二电阻器，耦接于该信号接收端与第二参考电压之间；以及缓冲电路，具有第三输入端及输出端，其中该第三输入端接收电压，且该输出端耦接该链路均衡器或该带外信号发送电路。该链路均衡器的该第一输入端与该带外信号发送电路的该第二输入端不电连接，且该电压为可调。
[0006]本专利技术另公开一种解串器的接收电路，接收输入信号，包括：信号接收端，用来接收该输入信号；链路均衡器，具有耦接该信号接收端的第一输入端；带外信号发送电路，具有耦接该信号接收端的第二输入端；第一电容器，具有第一端及第二端，其中该第一端耦接该信号接收端，该第二端耦接该链路均衡器或该带外信号发送电路；第二电容器，具有第三端及第四端，其中该第三端耦接该信号接收端，该第四端耦接该链路均衡器或该带外信号发送电路；第一电阻器，具有第五端及第六端，其中该第五端耦接第一参考电压，该第六端电连接该信号接收端；第二电阻器，具有第七端及第八端，其中该第七端耦接第二参考电压，该第八端电连接该链路均衡器或该带外信号发送电路；以及缓冲电路，具有第三输入端及输出端，其中该第三输入端接收电压，且该输出端耦接该链路均衡器或该带外信号发送电路。该链路均衡器的该第一输入端与该带外信号发送电路的该第二输入端不电连接，且该电压为可调。
[0007]有关本专利技术的特征、实现与功效，现在配合图式作实施例详细说明如下。
附图说明
[0008]图1为本专利技术解串器的接收电路的一实施例的电路图；
[0009]图2为本专利技术解串器的接收电路的另一实施例的电路图；
[0010]图3为本专利技术解串器的接收电路的另一实施例的电路图；
[0011]图4为本专利技术解串器的接收电路的另一实施例的电路图；
[0012]图5为本专利技术解串器的接收电路的另一实施例的电路图；
[0013]图6为本专利技术解串器的接收电路的另一实施例的电路图；
[0014]图7为本专利技术解串器的接收电路的另一实施例的电路图；
[0015]图8为本专利技术解串器的接收电路的另一实施例的电路图；
[0016]图9为本专利技术解串器的接收电路的另一实施例的电路图；以及
[0017]图10为本专利技术解串器的接收电路的另一实施例的电路图。
具体实施方式
[0018]以下说明内容的技术用语系参照本
的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。
[0019]本专利技术的公开内容包括解串器的接收电路。由于本专利技术的解串器的接收电路所包括的部分组件单独而言可能为已知组件，因此在不影响该装置专利技术的充分公开及可实施性的前提下，以下说明对于已知组件的细节将予以节略。
[0020]图1为本专利技术解串器的接收电路的一实施例的电路图。接收电路100包括信号接收端110、电阻器120、电阻器130、缓冲电路140、链路均衡器150以及带外信号发送电路160。接收电路100为直流耦合模式的接收电路。
[0021]输入信号Vin由信号接收端110输入接收电路100(即，信号接收端110接收输入信号Vin)。电阻器120耦接于第一参考电压(例如电源电压VDD)与信号接收端110之间。电阻器130为可变电阻，耦接于信号接收端110与第二参考电压(例如接地准位)之间。链路均衡器150电连接信号接收端110；换言之，电阻器120耦接于第一参考电压与链路均衡器150的输入端之间，且电阻器130耦接于链路均衡器150的输入端与第二参考电压之间。缓冲电路140耦接于电阻器130与带外信号发送电路160之间；更明确地说，缓冲电路140的输入端电连接电阻器130，且缓冲电路140的输出端电连接带外信号发送电路160的输入端。
[0022]缓冲电路140的输入端接收电压Vb，电压Vb是电阻器130上的分压。换言之，可以通过调整电阻器130的电阻值来改变电压Vb。调整电压Vb等效于调整带外信号发送电路160的共模电压。
[0023]在一些实施例中，电压Vb小于链路均衡器150的输入端的电压。
[0024]在图1的实施例中，缓冲电路140由P型金属氧化物半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor,MOSFET)(以下简称PMOS)源极随耦电路(source follower circuit，又称为共漏极放大器(common
‑
drain amplifier))实现。缓冲电路140包括电流源142及PMOS 144。PMOS 144的栅极(即，缓冲电路140的输入端)接收电压Vb，PMOS 144的源极(即，缓冲电路140的输出端)通过电流源142耦接第一参考电压，以及PMOS 144的漏极电连接第二参考电压。源极随耦电路的操作原理为本
具有通常知识者所熟知，故不再赘述。
[0025]缓冲电路140的目的之一在于阻隔链路均衡器150及带外信号发送电路160，使链路均衡器150的输入端及带外信号发送电路160的输入端不互相电连接。如此一来，链路均衡器150的共模电压及带外信号发送电路160的共模电压便可独立调整。
[0026]缓冲电路140的另一个目的在于减小带外信号发送电路160看到的负载，如此一来，接收电路100的数据传输速率可以获得提升。
[0027]图2为本专利技术解串器的接收电路的另一实施例的电路图。接收电路200与接收电路100相似，差别在于链路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种解串器的接收电路，接收输入信号，包括：信号接收端，用来接收该输入信号；链路均衡器，具有耦接该信号接收端的第一输入端；带外信号发送电路，具有耦接该信号接收端的第二输入端；第一电阻器，耦接于该信号接收端与第一参考电压之间；第二电阻器，耦接于该信号接收端与第二参考电压之间；以及缓冲电路，具有第三输入端及输出端，其中该第三输入端接收电压，且该输出端耦接该链路均衡器或该带外信号发送电路；其中，该链路均衡器的该第一输入端与该带外信号发送电路的该第二输入端不电连接，且该电压为可调。2.根据权利要求1所述的解串器的接收电路，其中该缓冲电路的该第三输入端电连接该第一电阻器或该第二电阻器，且该电压为该第一电阻器或该第二电阻器上的分压。3.根据权利要求2所述的解串器的接收电路，其中该第一参考电压大于该第二参考电压，该缓冲电路的该第三输入端电连接该第二电阻器，该电压为该第二电阻器上的分压，且该缓冲电路为P型金属氧化物半导体场效应晶体管源极随耦电路。4.根据权利要求2所述的解串器的接收电路，其中该第一参考电压大于该第二参考电压，该缓冲电路的该第三输入端电连接该第一电阻器，该电压为该第一电阻器上的分压，且该缓冲电路为N型金属氧化物半导体场效应晶体管源极随耦电路。5.根据权利要求1所述的解串器的接收电路，还包括：电容器，耦接于该信号接收端与该链路均衡器或该带外信号发送电路之间；以及第三电阻器，与该电容器并联；其中，该缓冲电路的该第三输入端电连接该第三电阻器，且该电压为该第三电阻器上的分压。6.根据权利要求5所述的解串器的接收电路，其中该第一电阻器电连接该链路均衡器或该带外信号发送电路，该第二电阻器电连接该信号接收端，该第一参考电压大于该...

【专利技术属性】
技术研发人员：刘怡婷，刘剑，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：