一种具有导通压降自钳位的半导体器件及其制备方法技术

本发明专利技术属于功率半导体器件技术领域，具体涉及一种具有导通压降自钳位的半导体器件及其制备方法；本发明专利技术相比传统快恢复二极管结构，集成可自钳位压降的齐纳二极管结构，通过在沟槽内上部纵向交替设置第一N型多晶硅和第一P型多晶硅，下部横向交替设置第二N型多晶硅和第二P型多晶硅，使器件集成反向并联的齐纳二极管，在产生较大浪涌电流时利用其齐纳击穿特性能够钳位导通压降，从而避免器件损坏；通过在体区和P型重掺杂区之间设置倒“T”型的沟槽，能够在动态反向恢复过程中将结深较浅的P型重掺杂区屏蔽起来，从而有效保护P型重掺杂区，增大了器件的反向偏置安全工作区（RBSOA）。增大了器件的反向偏置安全工作区（RBSOA）。增大了器件的反向偏置安全工作区（RBSOA）。

【技术实现步骤摘要】
一种具有导通压降自钳位的半导体器件及其制备方法


[0001]本专利技术属于功率半导体器件
，具体涉及一种具有导通压降自钳位的半导体器件及其制备方法。

技术介绍

[0002]快恢复二极管传统的传统平面结构，如图2所示，工艺制造先后形成P型轻掺杂的体区（Pbody）和P型重掺杂区（PSD），并结合Pt掺杂或电子辐照控制少子寿命，从而实现预期的导通压降以及反向恢复损耗；传统的CIC结构通过减小体区的面积，并且在相互分离的体区之间形成部分PSD区，实现动态优化从而提高软度并减小损耗，但是这种结构会引起器件的RBSOA（逆向偏压安全工作区）降低，导致器件安全工作区缩小，并且在高压多倍电流下关断时会更明显；传统的MPS结构通过引入肖特基区域，在较小电流密度下导通压降比传统PiN结构更低，并且能够降低动态损耗和提高软度，但是受限于肖特基区域在反向偏置下漏电流较高，因此器件可靠性不足。

技术实现思路

[0003]本专利技术要解决的技术问题在于克服现有技术中快恢复二极管传统平面结构软度较低并且损耗较高，而传统CIC结构安全工作区较小，传统MPS结构可靠性不足的缺陷，从而提供一种具有导通压降自钳位的半导体器件及其制备方法。
[0004]一种具有导通压降自钳位的半导体器件，包括：阳极金属、P型轻掺杂的体区、P型重掺杂区、SiO2的介质层、沟槽、第一N型掺杂多晶硅、第一P型掺杂多晶硅、第二N型掺杂多晶硅、第二P型掺杂多晶硅、N型轻掺杂的漂移区、N型重掺杂的衬底和阴极金属；所述衬底位于所述阴极金属上方；所述漂移区位于所述衬底上方；所述体区位于所述漂移区上方两侧；两个所述沟槽分别位于两侧所述体区的内侧，并且上部纵向交替设有第一N型多晶硅和第一P型多晶硅，下部横向交替设有第二N型多晶硅和第二P型多晶硅，并形成倒“T”型结构；所述介质层覆盖所述沟槽的侧壁，并且在所述沟槽下部的左右两侧开口，与体区靠近的一侧开口处第二P型多晶硅与所述体区和所述漂移区接触，另一侧与所述漂移区接触；所述P型重掺杂区位于所述两个所述沟槽之间区域的顶部；所述阳极金属位于器件顶部，并与所述P型重掺杂区、所述介质层、所述第一N型掺杂多晶硅以及所述P型重掺杂区接触。
[0005]本专利技术通过在沟槽内上部纵向交替设置第一N型多晶硅和第一P型多晶硅，下部横向交替设置第二N型多晶硅和第二P型多晶硅，使器件集成反向并联的齐纳二极管，在产生
较大浪涌电流时利用其齐纳击穿特性能够钳位导通压降，从而避免器件损坏；通过在体区和P型重掺杂区之间设置倒“T”型的沟槽，能够在动态反向恢复过程中将结深较浅的P型重掺杂区屏蔽起来，从而有效保护P型重掺杂区，增大器件的反向偏置安全工作区（RBSOA）。
[0006]进一步的，所述第一N型掺杂多晶硅和第一P型掺杂多晶硅数量均为三个，所述第二N型掺杂多晶硅数量为一个，并在左右两侧分别设置一个第二P型掺杂多晶硅。
[0007]进一步的，所述第一N型掺杂多晶硅、第一P型掺杂多晶硅、第二N型掺杂多晶硅、第二P型掺杂多晶硅的掺杂浓度为2e19cm
‑3。
[0008]进一步的，所述第一N型掺杂多晶硅和第一P型掺杂多晶硅宽度为5um，厚度为3um；所述第二N型掺杂多晶硅宽度为6um，厚度为4um；所述第二P型掺杂多晶硅宽度为3um，厚度为3um。
[0009]进一步的，所述阳极金属与第一N型掺杂多晶硅欧姆接触。
[0010]一种具有导通压降自钳位的半导体器件的制备方法，包括以下步骤：步骤一、制备N型重掺杂衬底；步骤二、进行一次低浓度N型外延形成漂移区；步骤三、场氧化后，先后进行各向异性刻蚀以及各向同性刻蚀，形成倒“T”型沟槽；步骤四、在沟槽侧壁生长SiO2的介质层；步骤五、刻蚀打开沟槽下部两侧的介质层；步骤六、在沟槽内淀积第二P型掺杂多晶硅，再离子注入N型杂质形成第二N型掺杂多晶硅；步骤七、多次交替离子注入N型杂质和P型杂质，在沟槽内形成第一N型掺杂多晶硅和第一P型掺杂多晶硅；步骤八、进行两次光刻及离子注入，分别形成P型轻掺杂的体区和P型重掺杂区；步骤九、在器件顶部淀积钝化层、刻孔、掺杂Pt并形成阳极金属；步骤十、在器件底部金属化，形成阴极金属。
[0011]有益效果：1.本专利技术相比传统快恢复二极管结构，集成了可自钳位压降的齐纳二极管结构，不仅能够限制过高的浪涌电流，而且使动态损耗进一步减小，静态漏电更低，并且在多倍电流下关断时具有更宽的安全工作区。
[0012]2.本专利技术通过在沟槽下部两侧设置第二P型多晶硅，能够有效避免击穿电压的退化；通过第一N型多晶硅、第一P型多晶硅、第二N型多晶硅以及第二P型多晶硅的优选掺杂浓度、宽度厚度以及数量的设置，能够在避免影响器件正常导通的前提下，将导通压降钳制在合理的数值，有效遏制浪涌电流的影响。
[0013]3.本专利技术通过阳极金属与第一N型掺杂多晶硅欧姆接触的设置，能够利于电流在接触区域的输入和输出，不产生明显的附加阻抗，并且不会使第一N型掺杂多晶硅内平衡载流子浓度显著变化，确保了器件能够稳定钳制导通压降。
附图说明
[0014]图1为本专利技术的器件结构示意图；图2为传统快恢复二极管的器件结构示意图。
[0015]附图标记：1、阳极金属；2、体区；3、P型重掺杂区；4、介质层；5、沟槽；6a、第一N型掺杂多晶硅；6b、第一P型掺杂多晶硅；6c、第二N型掺杂多晶硅；6d、第二P型掺杂多晶硅；7、漂移区；8、衬底；9、阴极金属。
具体实施方式
[0016]为了使本领域的技术人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0017]在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0018]参照图1所示，本实施例提供了一种具有导通压降自钳位的半导体器件，包括：阳极金属1、P型轻掺杂的体区2、P型重掺杂区3（PSD）、SiO2的介质层4、沟槽5、第一N型掺杂多晶硅6a、第一P型掺杂多晶硅6b、第二N型掺杂多晶硅6c、第二P型掺杂多晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有导通压降自钳位的半导体器件，其特征在于，包括：阳极金属（1）、P型轻掺杂的体区（2）、P型重掺杂区（3）、SiO2的介质层（4）、沟槽（5）、第一N型掺杂多晶硅（6a）、第一P型掺杂多晶硅（6b）、第二N型掺杂多晶硅（6c）、第二P型掺杂多晶硅（6d）、N型轻掺杂的漂移区（7）、N型重掺杂的衬底（8）和阴极金属（9）；所述衬底（8）位于所述阴极金属（9）上方；所述漂移区（7）位于所述衬底（8）上方；所述体区（2）位于所述漂移区（7）上方两侧；两个所述沟槽（5）分别位于两侧所述体区（2）的内侧，并且上部纵向交替设有第一N型多晶硅和第一P型多晶硅，下部横向交替设有第二N型多晶硅和第二P型多晶硅，并形成倒“T”型结构；所述介质层（4）覆盖所述沟槽（5）的侧壁，并且在所述沟槽（5）下部的左右两侧开口，与体区（2）靠近的一侧开口处第二P型多晶硅与所述体区（2）和所述漂移区（7）接触，另一侧与所述漂移区（7）接触；所述P型重掺杂区（3）位于所述两个所述沟槽（5）之间区域的顶部；所述阳极金属（1）位于器件顶部，并与所述P型重掺杂区（3）、所述介质层（4）、所述第一N型掺杂多晶硅（6a）以及所述P型重掺杂区（3）接触。2.根据权利要求1所述的一种具有导通压降自钳位的半导体器件，其特征在于，所述第一N型掺杂多晶硅（6a）和第一P型掺杂多晶硅（6b）数量均为三个，所述第二N型掺杂多晶硅（6c）数量为一个，并在左右两侧分别设置一个第二P型掺杂多晶硅（6d）。3.根据权利要求1所述的一种具有导通压降自钳位的半导体器件，其特征在于，第一N型...

【专利技术属性】
技术研发人员：李伟聪，伍济，
申请(专利权)人：深圳市威兆半导体有限公司，
类型：发明
国别省市：