一种改善短路特性的碳化硅MOS器件制造技术

本发明专利技术属于半导体器件技术领域，具体涉及一种改善短路特性的碳化硅MOS器件，通过掺杂薄层的设置，当栅压大于阈值电压时，掺杂薄层内形成导电沟道，由于沟道远离阱区与栅氧化层接触面，不受到界面散射，沟道载流子迁移率增加，使器件具有更低的导通电阻。同时通过电流引导层的设置，从掺杂薄层内形成的导电沟道流出的电流实现横向扩展，再进行纵向流动，进一步降低导通电阻。通过夹断层的设置，当器件处于短路状态时，在漏极的高电压作用下，夹断层被耗尽，电流通路减小，器件电阻增加，从而有效限制短路电流密度。本发明专利技术的碳化硅MOS器件在实现正常工作状态下低导通电阻的同时，有效降低在短路状态下的电流密度，保护器件不被烧毁。毁。毁。

【技术实现步骤摘要】
一种改善短路特性的碳化硅MOS器件


[0001]本专利技术属于半导体器件
，具体涉及一种改善短路特性的碳化硅MOS器件。

技术介绍

[0002]碳化硅作为第三代半导体材料，与传统硅材料相比具有更宽的禁带宽度。碳化硅器件具有更优的开关频率、散热能力和损耗，还具有更高的饱和电子迁移速度、更高的热导率和更低的导通阻抗。但是在短路操作期间，由于碳化硅MOS器件的短路电流密度大，功率密度高，容易导致器件烧毁。
[0003]现有技术中，通过增加导通电阻实现碳化硅MOS器件的短路电流密度的减小，但是增加导通电阻会导致器件正常工作时的功耗增加。为了兼顾碳化硅MOS器件的功耗和短路能力，本专利技术提出一种碳化硅MOS器件结构，在实现低导通电阻的能够同时实现较低的短路电流密度。

技术实现思路

[0004]本专利技术要解决的技术问题在于克服现有技术碳化硅MOS器件短路电流密度大容易烧毁，并且通过增加导通电阻来减小碳化硅MOS器件的短路电流密度会导致器件功耗增加的缺陷，从而提供一种改善短路特性的碳化硅MOS器件。
[0005]一种改善短路特性的碳化硅MOS器件，包括：N型的衬底、N型的外延层、P型的阱区、源区、栅氧化层、N型的掺杂薄层、N型的电流引导层和N型的夹断层；所述外延层位于所述衬底上方；所述阱区位于所述外延层两侧上方，并且在之间的所述外延层形成JFET区；所述源区位于所述阱区外侧上方；所述栅氧化层覆盖所述JFET区和所述阱区上方，并且覆盖所述源区上方的一部分；所述掺杂薄层位于所述阱区内，连通所述源区内侧与所述JFET区，并且与所述栅氧化层间隔一段距离；所述电流引导层位于所述JFET区内，连通两侧的N型掺杂薄层，且与所述栅氧化层间隔一段距离；所述夹断层位于所述电流引导层下方两侧。
[0006]通过掺杂薄层的设置，当栅压大于阈值电压时，在电场作用下，掺杂薄层内形成导电沟道，由于沟道远离阱区与栅氧化层接触面，不受到界面散射，沟道载流子迁移率增加，使得器件具有更低的导通电阻。同时通过电流引导层的设置，从掺杂薄层内形成的导电沟道流出的电流实现横向扩展，再进行纵向流动，进一步降低了导通电阻。
[0007]通过夹断层的设置，当器件处于短路状态时，在漏极的高电压作用下，夹断层被耗
尽，电流通路减小，器件电阻增加，从而有效限制了短路电流密度。
[0008]从而，本专利技术的碳化硅MOS器件在实现了正常工作状态下低导通电阻的同时，有效降低了器件在短路状态下的电流密度，保护器件不被烧毁。
[0009]优选的，所述掺杂薄层与所述栅氧化层的距离为5
‑
10nm。能够避免产生的导电沟道靠近半导体表面受到界面散射的影响从而降低载流子迁移率，同时确保栅极对掺杂薄层的控制作用。
[0010]优选的，所述掺杂薄层厚度为2
‑
10nm。
[0011]优选的，所述掺杂薄层与所述阱区的P型杂质补偿之后的N型杂质浓度为10
10
~10
11
cm
‑3量级。
[0012]掺杂薄层的优选厚度和掺杂浓度，避免了由于厚度太大和掺杂浓度过高导致器件无法关断，漏电过大，同时避免由于厚度太小和掺杂浓度过低，导致沟道电阻过高。
[0013]优选的，所述电流引导层厚度为2
‑
10nm。
[0014]优选的，所述电流引导层掺杂浓度高于所述外延层一到二个数量级。
[0015]电流引导层的优选厚度和高掺杂浓度，确保从掺杂薄层处流出的电流能够被有效引导，实现横向扩展，从而降低导通电阻。
[0016]优选的，所述夹断层厚度为10
‑
20nm。
[0017]优选的，所述夹断层掺杂浓度低于所述外延层一到二个数量级。
[0018]夹断层的优选厚度和低掺杂浓度，能够确保在器件短路状态下夹断层的有效耗尽，减小电流流通路径，同时确保在正常工作状态下耗尽宽度较窄，有足够的载流子数量，不对电流的正常流通路径产生影响。
附图说明
[0019]图1为本专利技术的器件结构示意图；图2为本专利技术正常工作状态下电流流通路径示意图；图3为本专利技术短路状态下电流流通路径示意图。
[0020]附图标记：1、衬底；2、外延层；3、阱区；4、源区；5、栅氧化层；6、掺杂薄层；7、电流引导层；8、夹断层；9、栅极。
具体实施方式
[0021]为了使本领域的技术人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0022]在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限
定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0023]实施例1参照图1所示，一种改善短路特性的碳化硅MOS器件，包括：N型的衬底1、N型的外延层2、P型的阱区3、源区4、栅氧化层5、N型的掺杂薄层6、N型的电流引导层7和N型的夹断层8；所述外延层2位于所述衬底1上方；所述阱区3位于所述外延层2两侧上方，并且在之间的所述外延层2形成JFET区；所述源区4位于所述阱区3外侧上方；所述栅氧化层5覆盖所述JFET区和所述阱区3上方，并且覆盖所述源区4上方的一部分；所述掺杂薄层6位于所述阱区3内，连通所述源区4内侧与所述JFET区，并且与所述栅氧化层5间隔一段距离；所述电流引导层7位于所述JFET区内，连通两侧的N型掺杂薄层6，且与所述栅氧化层5间隔一段距离；所述夹断层8位于所述电流引导层7下方两侧。
[0024]所述源区4上方连接源极，所述栅氧化层5上方连接栅极9，所述衬底1下方连接漏极。
[0025]通过掺杂薄层6的设置，当栅压大于阈值电压时，在电场作用下，掺杂薄层6内形成导电沟道，由于沟道远离阱区3与栅氧化层接触面，不受到界面散射，沟道载流子迁移率增加，使得器件具有更低的导通电阻。同时通过电流引导层7的设置，从掺杂薄层6内形成的导电沟道流出的电流实现横向扩展，再进行纵向流动，进一步降低了导通电阻。
[0026]通过夹断层8的设置，当器件处于短路状本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善短路特性的碳化硅MOS器件，其特征在于，包括：N型的衬底（1）、N型的外延层（2）、P型的阱区（3）、源区（4）、栅氧化层（5）、N型的掺杂薄层（6）、N型的电流引导层（7）和N型的夹断层（8）；所述外延层（2）位于所述衬底（1）上方；所述阱区（3）位于所述外延层（2）两侧上方，并且在之间的所述外延层（2）形成JFET区；所述源区（4）位于所述阱区（3）外侧上方；栅氧化层（5），所述栅氧化层（5）覆盖所述JFET区和所述阱区（3）上方，并且覆盖所述源区（4）上方的一部分；所述掺杂薄层（6）位于所述阱区（3）内，连通所述源区（4）内侧与所述JFET区，并且与所述栅氧化层（5）间隔一段距离；所述电流引导层（7）位于所述JFET区内，连通两侧的N型掺杂薄层（6），且与所述栅氧化层（5）间隔一段距离；所述夹断层（8）位于所述电流引导层（7）下方两侧。2.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述掺杂薄层（6）与所述栅氧化层（5）的距离为5
‑
10nm。3.根据...

【专利技术属性】
技术研发人员：李伟聪，姜春亮，雷秀芳，林泳浩，
申请(专利权)人：深圳市威兆半导体有限公司，
类型：发明
国别省市：