一种屏蔽栅MOSFET制造技术

本申请公开了一种屏蔽栅MOSFET，屏蔽栅MOSFET包括第一导电类型的漂移区、位于漂移区的顶部的沟槽以及位于沟槽的两侧的第二导电类型的体区；沟槽内设有栅极和屏蔽栅，栅极位于屏蔽栅的上方，体区的顶部靠近栅极的一侧设有第一导电类型的第一掺杂区；第一掺杂区的顶面设有源极，体区连接源极；屏蔽栅连接源极；栅极与第一掺杂区之间设有第一氧化层，栅极与体区之间设有栅氧化层，屏蔽栅与沟槽的内壁之间设有第二氧化层，栅极、第一氧化层和源极的顶面平齐，其中，第一氧化层的厚度大于栅氧化层的厚度。该屏蔽栅MOSFET在降低了栅漏电容的同时，降低了栅源电容，提高了屏蔽栅MOSFET响应速度。速度。速度。

【技术实现步骤摘要】
一种屏蔽栅MOSFET


[0001]本申请涉及半导体器件
，具体涉及一种屏蔽栅MOSFET。

技术介绍

[0002]屏蔽栅MOSFET(金氧半场效晶体管Metal
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Oxide
‑
Semiconductor Field
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Effect Transistor,MOSFET)在控制栅之下引入了屏蔽栅，避免了控制栅和漂移区的直接接触，因而大大减小了栅漏电容。但是，由于屏蔽栅连接源极电位，控制栅和屏蔽栅之间会产生一个新的栅源电容，因此造成了栅源电容的增大，从而使屏蔽栅MOSFET响应变慢。

技术实现思路

[0003]鉴于此，本申请提供了一种屏蔽栅MOSFET，以解决现有的屏蔽栅MOSFET在降低了栅漏电容后却具有较高的栅源电容而导致屏蔽栅MOSFET响应变慢的问题。
[0004]本申请实施例提供的一种屏蔽栅MOSFET，包括第一导电类型的漂移区、位于所述漂移区的顶部的沟槽以及位于所述沟槽的两侧的第二导电类型的体区；所述沟槽内设有栅极和屏蔽栅，所述栅极位于所述屏蔽栅的上方，所述体区的顶部靠近所述栅极的一侧设有第一导电类型的第一掺杂区；所述第一掺杂区的顶面设有源极，所述体区连接所述源极；所述屏蔽栅连接所述源极；所述栅极与所述第一掺杂区之间设有第一氧化层，所述栅极与所述体区之间设有栅氧化层，所述屏蔽栅与所述沟槽的内壁之间设有第二氧化层，所述栅极、所述第一氧化层和所述源极的顶面平齐，其中，所述第一氧化层的厚度大于所述栅氧化层的厚度。
[0005]可选的，所述第一掺杂区的结深大于或等于所述第一氧化层在所述沟槽中的深度。
[0006]可选的，所述体区的结深小于或等于所述栅极在所述沟槽中的深度。
[0007]可选的，所述第一氧化层的厚度小于或等于所述第二氧化层的厚度。
[0008]可选的，所述栅极与所述屏蔽栅之间设有第三氧化层，所述第三氧化层的厚度大于所述第二氧化层的厚度。
[0009]可选的，所述体区的顶部还设有第二导电类型的第二掺杂区，所述体区通过所述第二掺杂区和所述源极连接。
[0010]可选的，所述第二掺杂区与所述第一掺杂区相邻设置，或者所述第二掺杂区从所述第一掺杂区的中间穿过。
[0011]可选的，所述屏蔽栅MOSFET还包括第四氧化层；所述第四氧化层位于所述栅极的顶面，将所述源极和所述栅极隔离。
[0012]可选的，所述漂移区的底面设有第一导电类型的第三掺杂区；所述第三掺杂区的底面设有漏极。
[0013]可选的，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
[0014]本申请实施例的屏蔽栅MOSFET，包括第一导电类型的漂移区、位于漂移区的顶部的沟槽以及位于沟槽的两侧的第二导电类型的体区；体区的顶部靠近栅极的一侧设有第一导电类型的第一掺杂区；第一掺杂区的顶面设有源极，并且体区连接源极；沟槽内设有栅极和屏蔽栅，栅极位于屏蔽栅的上方，屏蔽栅连接源极；栅极与第一掺杂区之间设有第一氧化层，栅极与体区之间设有栅氧化层，屏蔽栅与沟槽的内壁之间设有第二氧化层，栅极、第一氧化层和源极的顶面平齐，其中，第一氧化层的厚度大于栅氧化层的厚度。本申请实施例的屏蔽栅MOSFET，通过采用屏蔽栅将栅极与漂移区隔离，避免了栅极与N
‑
漂移区直接接触，可以大大减小栅漏电容，同时通过在作为源区的第一掺杂区和栅极之间引入厚氧化层，即第一氧化层，相当于增大了栅极与第一掺杂区(源区)之间的距离，使栅源电容减小。因此，本申请实施例的屏蔽栅MOSFET同时降低了栅漏电容和栅源电容，提高了屏蔽栅MOSFET响应速度。
附图说明
[0015]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本申请实施例的一种屏蔽栅MOSFET的结构示意图；
[0017]图2是本申请实施例的另一种屏蔽栅MOSFET的结构示意图；
[0018]图3是本申请实施例的又一种屏蔽栅MOSFET的结构示意图；
[0019]图4是本申请实施例的一种屏蔽栅MOSFET的制作方法流程示意图；
[0020]图5
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图14是本申请实施例的一种屏蔽栅MOSFET的制作过程示意图。
具体实施方式
[0021]下面通过实施例对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
[0022]本申请实施例提供了一种屏蔽栅MOSFET 100，如图1所示，该屏蔽栅MOSFET 100包括第一导电类型的漂移区1、沟槽2和第二导电类型的体区3，沟槽2位于漂移区1的顶部，体区3位于沟槽2的两侧。需要说明的是，在一些实施例中，第一导电类型可以是P型导电，相应地第二导电类型是N型导电，或者，第一导电类型可以是N型导电，相应地第二导电类型是P型导电。
[0023]以第一导电类型是N型导电、第二导电类型是P型导电为例，对本申请实施例的屏蔽栅MOSFET 100进行说明，该屏蔽栅MOSFET 100包括：N
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漂移区1、沟槽2、P型体区3、第一N+区4、源极51、栅极61和屏蔽栅62，沟槽2位于N
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漂移区1的顶部，P型体区3位于沟槽2的两侧；栅极61和屏蔽栅62位于沟槽2内，并且栅极61位于屏蔽栅62的上方；第一N+区4为屏蔽栅MOSFET 100的源区，位于P型体区3的顶部靠近栅极61的一侧，第一N+区4的顶面设有源极51，并且P型体区3和源极51连接。在一个实施例中，源极51位于最顶面，分别与P型体区3和第一N+区4连接，屏蔽栅62连接源极51，可以理解的是，屏蔽栅62与源极51的电位一致；栅极
61与第一N+区4之间设有第一氧化层71，栅极61与P型体区3之间设有栅氧化层74，屏蔽栅62与沟槽2的内壁之间设有第二氧化层72，栅极61、第一氧化层71和源极51的顶面平齐。即栅极61与第一N+区4通过第一氧化层71隔离，栅极61与P型体区3通过栅氧化层74隔离，屏蔽栅62与N
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漂移区1之间通过第二氧化层72隔离，其中，第一氧化层71的厚度大于栅氧化层74的厚度。通常栅氧化层74的厚度较薄，为几个纳米至几十纳米，例如3
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50纳米，作为一个示例，第一氧化层71的厚度可以是0.3
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0.7μm。在一个实施例中，N
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漂移区1的底面还设有第二N+区8，第二N+区8的底面设有漏极52，可以理解的是，第二N+区8为屏蔽栅MOSFET 100的衬底。
[0024]本申请上述实施例的屏蔽栅MOSFET 100的工作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅MOSFET，其特征在于，包括第一导电类型的漂移区、位于所述漂移区的顶部的沟槽以及位于所述沟槽的两侧的第二导电类型的体区；所述沟槽内设有栅极和屏蔽栅，所述栅极位于所述屏蔽栅的上方，所述体区的顶部靠近所述栅极的一侧设有第一导电类型的第一掺杂区；所述第一掺杂区的顶面设有源极，所述体区连接所述源极；所述屏蔽栅连接所述源极；所述栅极与所述第一掺杂区之间设有第一氧化层，所述栅极与所述体区之间设有栅氧化层，所述屏蔽栅与所述沟槽的内壁之间设有第二氧化层，所述栅极、所述第一氧化层和所述源极的顶面平齐，其中，所述第一氧化层的厚度大于所述栅氧化层的厚度。2.根据权利要求1所述的屏蔽栅MOSFET，其特征在于，所述第一掺杂区的结深大于或等于所述第一氧化层在所述沟槽中的深度。3.根据权利要求1所述的屏蔽栅MOSFET，其特征在于，所述体区的结深小于或等于所述栅极在所述沟槽中的深度。4.根据权利要求1所述的屏蔽栅MOSFET，其特征在于，所述第一氧化层的厚度小于或等于所述第二氧化层的厚度...

【专利技术属性】
技术研发人员：李伟聪，姜春亮，雷秀芳，
申请(专利权)人：深圳市威兆半导体有限公司，
类型：新型
国别省市：