以信号传输动态分析来辅助电路串扰分析的方法技术

本发明专利技术是提供一种用来评估一电路串扰的方法，以估计该电路中各线路间因电气耦合而导致的信号劣化。该方法包含有：模拟该电路正常运作时传输于该电路中各线路上的信号，并根据模拟出来的信号进行或修正串扰分析，以根据该电路实际运作时信号的变化来估计该电路中各线路的串扰。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术提供一种评估电路串扰(cross-talk)的方法，尤指一种根据电路实际运作时信号变化(transition)来分析电路串扰以使分析结果符合电路实际运作情况的方法。
技术介绍
在高度发达的现代化信息社会中，各种各样用来处理信号、运算数据的电子电路，无疑地是信息建设最重要的根本之一；小到手机、个人数字助理(PDA)、个人电脑，大到整合诸多终端机的网路服务主机，无不以精密复杂的电子电路来处理电子信号、整合信息，满足多样化的系统需求。现代的电子电路多以半导体制程制作的集成电路做为主体，在封装之后成为晶片，以广泛运用于各种微处理器系统。随着半导体制程技术的进步，电子电路于制程中电路布局(layout)的尺寸也随之缩小，而电路中的元件集成度则不断提高，使得晶片的体积也随之减少，更能符合现代信息业界对电路轻薄短小的要求。然而，随着电路的体积越缩越小，电路中各元件及线路间的距离也随之变小，使各线路间的电气耦合程度更大，而各线路上传递的信号也更容易因为电气耦合而相互干扰，使信号的品质不如预期。电路中因各线路间电气耦合所导致的信号相互干扰，就是所谓的串扰。为进一步说明电路串扰发生的情形，请参考附图说明图1；图1所示为一典型电路10的示意图。在电路10中，电路方块12A、12B、14A、14B、16A、16B及18A、18B为电路10的电路构筑方块，譬如说是由多个逻辑门或导电晶体组织出来而能执行特定功能的结构方块。而电路10中的线路L1至L4则分别连接于电路方块12A与12B、14A与14B、16A与16B以及18A与18B之间，用来在各电路方块间传递电子信号。在元件集成度高的电路10中，线路与线路间的距离(像是图1中标出的距离D12、D23)也会非常接近，举例来说，在现在的0.18μm(micron)制程中，各线路间的距离可能就小于1μm；在这种情况下，线路与线路间的电气耦合程度也就更高。虽然在电路10中，线路L1、L2、L3及L4互相隔离绝缘，但线路与线路间会等效形成一电容，而使线路间的电气特性通过这等效电容相互耦合。像是在图1中，线路L1、L2间的电气耦合可以用一等效电容C12来等效；通过此等效电容C12，线路L1、L2间的信号就会互相干扰，形成串扰。同理，线路L2、L3间的电气耦合也可用等效电容C23来衡量；而线路L4与线路L1、L2及L3间的电气耦合程度也可分别用电容C14、C24及C34来等效模拟。像是线路L1、L2的距离较近(也就是说，距离D12小于距离D23)，且线路L1、L2相互平行的部分较长(也就是距离D0较长)，故线路L1、L2间电气耦合的程度也会比其他线路间来得高。为进一步说明电气耦合对电路中信号的影响，请继续参考图2A(并同时参考图1)；图2A所示即为电路10中传输于不同线路的信号的波形时序图，图2A的横轴为时间，纵轴为波形信号电位的大小。在理想的情况下，电路10中的各个线路间都有良好的电气隔离，传输于不同线路上的信号波形也不会彼此干扰；图2A中的波形20A、20B就是在这种理想情况下，分别传输于电路10中两不同线路(譬如说是线路L1、L2)的数字信号。但是，在实际的情况下，电路10不同线路间的电气耦合，会使两条线路间的信号相互干扰，导致串扰。像是图2A中的波形20C，就是理想的波形20A在线路间电气耦合的影响下，实际会呈现的波形。像是在时点t0、t1之间，线路L1上的波形20A原本应维持低电位，但此时段间在另一线路L2上为高电位的波形20B，会通过线路间的电气耦合而使波形20A无法维持为低电位，而呈现出波形20C中略微增高的信号电位。同理，在时点t1、t2间，原本线路L1上的信号波形应维持于波形20A的高电位；但线路L2在同时段间低电位的波形20B却通过电气耦合使线路L1上的波形下降而形成波形20C。当线路L1上理想的波形20A因电气耦合而劣化为波形20B后，线路L1上信号的噪声裕度(noise margine)就会减少；就像图2A中时点t0至t2间的波形，原本理想的波形20A在高低电位间有电位V0的差异，但在波形20B中，信号高低间的差异只有较小的电位V1。若差异电位V1过小或是噪声过大，就无法分辨波形20A传递的信号到底是高电位或是低电位的数字信号了。此外，像在时点t3时，线路L1及L2上的波形皆同步升高至高电位，通过线路间的相长的电气耦合，线路L1上的波形电位会增高至超过正常的高电位(如波形20C所示)，此种情况可能会导致线路L1因信号过强而烧毁。除了影响信号电位之外，线路间的串扰也会导致信号传输的时域表现。请参考图2B；图2B所示分别为线路L1、L2上不同处的波形时序图，其中各波形的横轴为时间，纵轴为信号电位大小。假设电路方块12A要经由线路L1传输信号至电路方块12B；而电路方块14B则要将信号由线路L2传输至电路方块14A，而波形26A、26B及26C即线路L1分别于位置22A、22B及22C上电位变化的波形；波形28A、28B及28C则是线路L2分别于位置24A、24B及24C上电位变化的波形。如图2B中所示，在时点t5、t6间，正值波形26B的上升沿(rising edge)；但对波形28B来说，则刚好是信号的下降沿(falling edge)。此时波形28B的下降沿会通过线路间的电气耦合拉低波形26B中上升沿上升的速度，导致波形26B要花较长时间才能上升，并进一步影响波形26C信号变化的速度。换句话说，在线路L1上传输的信号会因线路间各信号上升沿、下降沿同步发生而导致预期外的额外延迟(delay)，最终将使电路10中各电路方块无法正确地依照电路预设的信号时序协调运作。请参考图3。为了减少电路中因线路间电气耦合所导致的串扰影响，在电路设计时，都要特别分析电路中串扰导致的效应；图3所示，即为现有技术中，于电路设计时分析串扰影响的流程100示意图。图3中的流程100，设有下列的步骤步骤102电路功能设计。在此步骤中，会依据电路功能的需求，而在“元件”极的层次配置用来达成电路功能所需的电晶体、逻辑门等等电路元件。换句话说，在本步骤中，是决定要由哪些电晶体或逻辑门来组合出所需的电路以达成该电路应有的功能。沿用图1中的例子，假设现在流程100要进行电路10的电路设计及串扰分析；而且，做为一个极度简化以方便说明的例子，假设电路10的功能包含在电路方块12A、12B中接收信号A、B并将这两个信号做及运算(AND)后反相输出为信号C，在电路方块14A、14B中接收信号E反相输出为信号D，在电路方块16A、16B中接收信号F后缓冲(buffer)输出为驱动能力较高的信号G，以及在电路方块18A、18B中接收信号H以反相输出为信号I。因此， 在本步骤中，会决定以及闸(AND gate)30A、反相器30B等等相关电路元件来达成上述的功能，就如图3中的附图32所示。步骤104电路布局设计。在步骤102中决定电路10元件级的配置后，在此步骤中就要考虑如何以实际半导体制程中的电路布局来实现步骤102中的电路设计。如现有技术者所知，在半导体制程中，会以不同的掺杂区(活性区)、氧化层、场氧化层、导电层、多晶硅层等等来实现各种电晶体、逻辑门及各元件间的布线；而本步骤中就包括了具体本文档来自技高网...

【技术保护点】
一种用来对一电路进行串扰（ｃｒｏｓｓ－ｔａｌｋ）评估的方法，以估计两传输于该电路中一第一线路及一第二线路的信号相互影响的程度，该方法至少包含：根据该电路的功能，分析该电路运作时传输于该第一线路的第一动态信号及该第二线路的第二动态信号； 以电脑模拟一第一评估信号及一第二评估信号分别传输于该第一线路及该第二线路，该第一线路与该第二线路互相影响的程度；以及根据该第一动态信号及该第二动态信号的情况，以决定是否使用该分析结果来修正该电路的布局设计，以减少电路串扰情况。

【技术特征摘要】
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【专利技术属性】
技术研发人员：璩又明，薛文皓，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]