本公开提出一种半导体装置。根据本公开，示例性的半导体装置包括多个第一通道纳米结构，位于第一装置区中彼此间隔开；多个第二通道纳米结构，位于第二装置区中彼此间隔开；介电鳍片，位于第一装置区与第二装置区之间的边界；高介电常数介电层，围绕每个第一通道纳米结构和每个第二通道纳米结构并位于介电鳍片上方；第一功函数层，围绕每个第一通道纳米结构并位于高介电常数介电层上方，其中第一功函数层完全填充第一通道纳米结构之间的空间并且具有位于介电鳍片上方的边缘；以及第二功函数层，围绕每个第二通道纳米结构并位于高介电常数介电层和第一功函数层上方，其中第二功函数层完全填充第二通道纳米结构之间的空间。数层完全填充第二通道纳米结构之间的空间。数层完全填充第二通道纳米结构之间的空间。
【技术实现步骤摘要】
半导体装置
[0001]本专利技术实施例涉及半导体装置，尤其涉及具有隔离结构的半导体装置及其制造方法。
技术介绍
[0002]半导体集成电路(integrated circuit,IC)工业经历了指数型成长。IC材料与设计的技术进步已产出数代的IC，其中每一代都比上一代具有更小且更复杂的电路。在IC的发展过程，功能密度(即每单位芯片区域互连装置的数量)已大量增加，而几何尺寸(即可以使用工艺产出的最小组件(或线))已缩小。这种微缩化工艺一般通过提高生产效率与降低相关成本以提供效益。这种微缩化也增加了IC工艺与制造的复杂性。
技术实现思路
[0003]本专利技术实施例提供一种半导体装置包括多个第一通道纳米结构，位于第一装置区中彼此间隔开；多个第二通道纳米结构，位于第二装置区中彼此间隔开；介电鳍片，位于第一装置区与第二装置区之间的边界；高介电常数介电层，围绕每个第一通道纳米结构和每个第二通道纳米结构并位于介电鳍片上方；第一功函数层，围绕每个第一通道纳米结构并位于高介电常数介电层上方，其中第一功函数层完全填充第一通道纳米结构之间的空间并且具有位于介电鳍片上方的边缘；以及第二功函数层，围绕每个第二通道纳米结构并位于高介电常数介电层和第一功函数层上方，其中第二功函数层完全填充第二通道纳米结构之间的空间。
[0004]本专利技术实施例提供一种半导体装置包括基板；多个第一通道纳米结构，彼此间隔设置于基板的一第一装置区中；多个第二通道纳米结构，彼此间隔设置于基板的一第二装置区中；介电鳍片，设置于第一装置区与第二装置区之间的边界处；高介电常数介电层，围绕每个第一通道纳米结构和每个第二通道纳米结构并位于介电鳍片上方，其中位于第一通道纳米结构中最顶的第一通道纳米结构的顶面上的高介电常数介电层的部分的厚度小于位于最顶的第一通道纳米结构的侧壁和底面上的高介电常数介电层的部分的厚度，以及其中位于第二通道纳米结构中最顶的第二通道纳米结构的顶面上的高介电常数介电层的部分的厚度小于位于最顶的第二通道纳米结构的侧壁和底面上的高介电常数介电层的部分的厚度；第一功函数层，围绕每个第一通道纳米结构并位于高介电常数介电层上方，其中第一功函数层具有位于介电鳍片上方的边缘；以及第二功函数层，围绕每个第二通道纳米结构并位于高介电常数介电层和第一功函数层上方。
[0005]本专利技术实施例提供一种半导体装置的形成方法，包括在基板的第一装置区中形成多个第一通道纳米结构，并且在基板的第二装置区中形成多个第二通道纳米结构；在第一装置区与第二装置区的边界形成介电鳍片；沉积高介电常数介电层围绕每个第一通道纳米结构和每个第二通道纳米结构并且在介电鳍片之上；在高介电常数介电层上方沉积牺牲层，其中牺牲层完全填充第一通道纳米结构之间的空间、第二通道纳米结构之间的空间以
及介电鳍片与对应的第一和第二通道结构之间的空间；凹蚀牺牲层以提供凹入的牺牲层，以露出第一通道纳米结构中最顶的第一通道纳米结构的最顶部和第二通道纳米结构中最顶的第二通道纳米结构的最顶部；去除第一装置区中凹入的牺牲层的部分；在第一和该第二装置区中沉积第一功函数层以围绕每个第一通道纳米结构并且在第二装置区中的凹入的牺牲层的剩余部分上，其中第一功函数层合并邻近的第一通道纳米结构，但不合并第一通道纳米结构与介电鳍片；去除第二装置区中第一功函数层的部分；去除凹入的牺牲层的剩余部分；以及在第一装置区和第二装置区中沉积第二功函数层以围绕每个第二通道纳米结构并且在第一装置区中的第一功函数层的剩余部分上以及在介电鳍片上方，其中第二功函数层合并邻近的第二通道纳米结构。
附图说明
[0006]以下将配合所附附图详述本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小单元的尺寸，以清楚地表现出本专利技术实施例的特征。
[0007]图1
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1和图1
‑
2根据一些实施例，示出概述用于形成半导体装置方法的流程图。
[0008]图2、图3、图4、图5、图6、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B和图26C根据一些实施例，示出第1
‑
1和1
‑
2图的方法在各个阶段的半导体装置的各个剖面图。
[0009]附图标记如下：
[0010]100:方法
[0011]102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,146,148,150:操作
[0012]200:半导体装置
[0013]200A:半导体区、NMOS区
[0014]200B:半导体区、PMOS区
[0015]202:基板
[0016]202F:鳍片基部
[0017]204:外延堆叠
[0018]204F:鳍片堆叠
[0019]206,208:外延层
[0020]209:硬掩模层
[0021]214:沟槽
[0022]216:隔离结构
[0023]216P:浅沟槽隔离结构
[0024]218:介电鳍片
[0025]219:沟槽
[0026]210A,210B:鳍片
[0027]220:牺牲栅极结构
[0028]222:牺牲栅极电介质、牺牲栅极堆叠
[0029]224:牺牲栅极电极、牺牲栅极堆叠
[0030]226:栅极间隔物
[0031]230:凹槽
[0032]232:凹孔
[0033]234:内部间隔层
[0034]236:内部间隔件
[0035]242,244:源极/漏极结构
[0036]250:层间介电层
[0037]254:栅极沟槽
[0038]256A,256B:通道纳米结构
[0039]258:空间
[0040]260:界面层、栅极介电层
[0041]262:介电层、栅极介电层
[0042]264:牺牲层
[0043]266,266P:硬掩模层
[0044]266E:边缘
[0045]270:掩模层
[0046]272,282:功函数层
[0047]264P:牺牲层部分
[004本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：多个第一通道纳米结构，位于一第一装置区中彼此间隔开；多个第二通道纳米结构，位于一第二装置区中彼此间隔开；一介电鳍片，位于该第一装置区与该第二装置区之间的一边界；一高介电常数介电层，围绕每个第一通道纳米结构和每个第二通道纳米结构并位于该介电鳍片上方；一第一功函数层，围绕每个第一...
【专利技术属性】
技术研发人员：朱龙琨，黄懋霖，徐崇威，余佳霓，卢俊甫，江国诚，程冠伦，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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