半导体器件及其制造方法技术

提供了一种半导体器件及其制造方法。该半导体器件包括：在三维(3D)堆叠中的交叉联接栅极电路，包括多个晶体管，所述多个晶体管当中的第一晶体管的第一栅线连接到所述多个晶体管当中的第四晶体管的第四栅线，所述多个晶体管当中的第二晶体管的第二栅线连接到所述多个晶体管当中的第三晶体管的第三栅线；连接第一栅线和第四栅线的第一导体；连接第二栅线和第三栅线的第二导体。第一栅线和第二栅线分别布置在第三栅线和第四栅线上方。布置在第三栅线和第四栅线上方。布置在第三栅线和第四栅线上方。

Semiconductor device and its manufacturing method

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本公开的一个或更多个实施方式涉及半导体器件，更具体地，涉及用于3D堆叠器件的交叉联接栅极设计(cross
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coupled gate design)，以及制造该半导体器件的方法。

技术介绍

[0002]晶体管的尺寸持续缩小以保持使电子设备中的逻辑电路按比例缩小。然而，随着晶体管尺寸的不断减小面临物理极限，平面结构的晶体管已经演变成FinFET和栅极全环绕结构(诸如MBCFET)，以将更多的晶体管集中在一定的面积尺寸中并对晶体管的沟道和栅极施加更多的控制。
[0003]根据这种正在进行的按比例缩放和重构，目前正在研究3D堆叠器件以开发在晶体管集成上提供更高密度的半导体器件。3D堆叠器件是相对新的概念，对于3D堆叠器件没有明确的交叉联接栅极设计。一般地，3D堆叠结构中的晶体管被简单地分层，并没有极大地提高性能增益。此外，制造和控制3D堆叠器件中的这些晶体管的过程变得更加复杂，同时没有实现所期望的50％的面积缩小。例如，这些3D堆叠器件中的一种包括需要虚设晶体管的交叉联接栅极布局。然而，在3D堆叠器件中的虚设晶体管的存在增大了芯片尺寸。
[0004]因此，需要在交叉联接栅极设计中不使用虚设晶体管的3D堆叠器件，以在保持芯片尺寸尽可能小的同时提高性能增益。

技术实现思路

[0005]根据一个或更多个实施方式，提供一种半导体器件，该半导体器件包括：交叉联接栅极电路，包括多个晶体管；所述多个晶体管当中的第一晶体管的第一栅线，连接到所述多个晶体管当中的第四晶体管的第四栅线；所述多个晶体管当中的第二晶体管的第二栅线，连接到所述多个晶体管当中的第三晶体管的第三栅线；其中第一栅线和第二栅线分别布置在第三栅线和第四栅线上方。
[0006]根据一个或更多个实施方式，提供一种制造包括交叉联接栅极电路的半导体器件的方法。该方法包括：在载体基板上提供顶栅线和底栅线，第一沟道层穿过顶栅线，第二沟道层穿过底栅线，顶栅线包括第一栅线和第二栅线并且底栅线包括第三栅线和第四栅线；在第一栅线上沉积第一接触并且在第二栅线上沉积第二接触；倒置载体基板，使得底栅线布置在顶栅线上方；分别在第一接触和第二接触上沉积第一通路和第二通路；以及在第四栅线上沉积第三接触并且在第三栅线上沉积第四接触。
[0007]根据一个或更多个实施方式，提供一种制造包括交叉联接栅极电路的半导体器件的方法。该方法包括：在载体基板上提供顶栅线和底栅线，第一沟道层穿过顶栅线，第二沟道层穿过底栅线，顶栅线包括第一栅线和第二栅线并且底栅线包括第三栅线和第四栅线；对第一栅线和第二栅线执行栅极切割；分别在第三栅线的顶表面和第四栅线的顶表面上沉积第一通路和第二通路；以及在第一通路上沉积第一接触并且在第二通路上沉积第二接触。
附图说明
[0008]从以下结合附图的描述，本公开的某些实施方式的以上和其它的方面、特征和优点将更加明显，附图中：
[0009]图1是示出交叉联接栅极电路的示例的电路图；
[0010]图2A是示出根据一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的俯视图的图；
[0011]图2B是示出根据一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的仰视图的图；
[0012]图2C是示出根据一实施方式的沿着图2A所示的线A
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A'截取的提供在3D堆叠器件中的交叉联接栅极电路的前视图的图；
[0013]图2D是示出根据一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的透视图的图；
[0014]图3A是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的俯视图的图；
[0015]图3B是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的仰视图的图；
[0016]图4A是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的俯视图的图；
[0017]图4B是示出根据另一实施方式的沿着图4A所示的线B
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B'截取的提供在3D堆叠器件中的交叉联接栅极电路的前视图的图；
[0018]图4C是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的透视图的图；
[0019]图5A是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的俯视图的图；
[0020]图5B是示出根据另一实施方式的沿着图5A所示的线C
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C'截取的提供在3D堆叠器件中的交叉联接栅极电路的前视图的图；
[0021]图5C是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的透视图的图；
[0022]图6A是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的俯视图的图；
[0023]图6B是示出根据另一实施方式的沿着图6A所示的线D
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D'截取的提供在3D堆叠器件中的交叉联接栅极电路的前视图的图；
[0024]图6C是示出根据另一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的透视图的图；
[0025]图7A至图7D是示出根据一实施方式的图2D所示的交叉联接栅极电路的制造工艺的图；
[0026]图8A至图8D是示出根据一实施方式的图4C所示的交叉联接栅极电路的制造工艺的图；
[0027]图9A至图9D是示出根据一实施方式的图5C所示的交叉联接栅极电路的制造工艺
的图；
[0028]图10A至图10E是示出根据一实施方式的图6C所示的交叉联接栅极电路的制造工艺的图；
[0029]图11是示出根据一实施方式的半导体模块的示意平面图的图；以及
[0030]图12是根据一实施方式的电子系统的示意性框图。
具体实施方式
[0031]这里描述的实施方式都是示例实施方式，因此，本专利技术构思不限于此，并可以实现为各种其它形式。在以下描述中提供的每个实施方式不排除与也在这里提供或未在这里提供但与本专利技术构思一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项没有在与其不同的示例或实施方式中描述，所述事项也可以被理解为与该不同的示例或实施方式相关或相结合，除非在其描述中被另外地提及。此外，应当理解，本专利技术构思的原理、方面、示例和实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应当被理解为不仅包括当前众所周知的等同物，而且包括在未来将开发的等同物，也就是，被专利技术以执行相同功能的所有器件，而无论其结构如何。例如，这里描述的MOSFET可以采用不同的类型或形式的晶体管，只要本专利技术构思可以应用于其。
[0032]将理解，当半导体器件的一元件、部件、层、图案、结构、区域等(在下文统称为“元件”)被称为“在”该半导体器件的另一元件“之上”、“在”该另一元件“上方”、“在”该另一元件“上”、“在”该另一元件“之下”、“在”该另一元件“下方”、“在”该另一元件“下面”、“连接到”该另一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：在三维(3D)堆叠中的交叉联接栅极电路，包括多个晶体管，所述多个晶体管包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，并且所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管分别包括第一栅线、第二栅线、第三栅线和第四栅线；连接所述第一栅线和所述第四栅线的第一导体；以及连接所述第二栅线和所述第三栅线的第二导体，其中所述多个晶体管当中的所述第一晶体管的所述第一栅线连接到所述多个晶体管当中的所述第四晶体管的所述第四栅线，所述多个晶体管当中的所述第二晶体管的所述第二栅线连接到所述多个晶体管当中的所述第三晶体管的所述第三栅线，其中所述第一栅线和所述第二栅线分别布置在所述第三栅线和所述第四栅线上方，以及其中所述第一导体的至少一部分垂直地延伸以连接所述第一栅线和所述第四栅线，所述第二导体的至少一部分垂直地延伸以连接所述第二栅线和所述第三栅线。2.如权利要求1所述的半导体器件，还包括：穿过所述第一栅线和所述第二栅线的第一沟道层；和穿过所述第三栅线和所述第四栅线的第二沟道层。3.如权利要求2所述的半导体器件，其中所述第一栅线、所述第二栅线、所述第三栅线和所述第四栅线在第一方向上延伸，以及其中所述第一沟道层和所述第二沟道层在垂直于所述第一方向的第二方向上延伸。4.如权利要求1所述的半导体器件，其中所述第一导体包括连接所述第一栅线和所述第四栅线的至少一个第一通路，以及其中所述第二导体包括连接所述第二栅线和所述第三栅线的至少一个第二通路。5.如权利要求1所述的半导体器件，其中所述第一导体包括至少一个第一接触和第一通路，以及其中所述第二导体包括至少一个第二接触和第二通路。6.如权利要求5所述的半导体器件，其中所述第一通路和所述第二通路位于所述第一栅线和所述第二栅线之间。7.如权利要求5所述的半导体器件，其中所述第一通路和所述第二通路相对于设置在其间的沟道层彼此相反。8.如权利要求1所述的半导体器件，其中所述第一导体包括第一接触、第三接触和第一通路，以及其中所述第二导体包括第二接触、第四接触和第二通路。9.如权利要求8所述的半导体器件，其中所述第一接触连接到所述第一栅线，所述第三接触连接到所述第四栅线，所述第一通路连接所述第一接触和所述第三接触，以及其中所述第二接触连接到所述第二栅线，所述第四接触连接到所述第三栅线，所述第二通路连接所述第二接触和所述第四接触。10.如权利要求9所述的半导体器件，其中所述第一接触连接到所述第一栅线的顶表面并且所述第三接触连接到所述第四栅线的底表面，以及
其中所述第二接触连接到所述第二栅线的顶表面并且所述第四接触连接到所述第三栅线的底表面。11.如权利要求9所述的半导体器件，其中所述...

【专利技术属性】
技术研发人员：宋昇炫，S朴，李昇映，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：