具复合式针脚结构的封装元件及其制法制造技术

本发明专利技术是一种具复合式针脚结构的封装元件及其制法，是在一基板上规划出一本体区及一针脚区，并在该基板的本体区上设置一晶片并将该晶片电性连接至基板相对表面的导电层；该针脚区预定义有多个并列的针脚位置，当在本体区完成晶片的电性连接作业后，可利用切削工具沿着该本体区及针脚位置的边缘切割，该本体区形成一封装元件本体，而在该多个针脚位置系形成多个针脚；本发明专利技术的针脚是由封装元件本体的基板一体形成，不需使用传统导线架。不需使用传统导线架。不需使用传统导线架。

Packaging element with composite pin structure and its manufacturing method

【技术实现步骤摘要】
具复合式针脚结构的封装元件及其制法


[0001]本专利技术关于一种封装元件，尤指一种具有复合式针脚结构的封装元件。

技术介绍

[0002]传统半导体封装元件的针脚(pin)主要是以铜制导线架(lead frame)构成，以图16所示的功率电晶体为例，制作时将一晶片300黏置在一导线架301的晶垫区，而该导线架301上预制作有多个并列的针脚302，于黏晶后执行打线步骤，将该晶片300上的信号接点通过导线303分别电连接至导线架301上的不同针脚302，最后于晶片300上包覆绝缘的封胶材304。
[0003]图17及18分别表示水平式及垂直式的封装方式，若晶片300的信号接点皆位于同一平面，打线时会采取图17的水平式封装，将位于晶片300表面的信号接点通过导线303连接到导线架301上的对应针脚302；若晶片300的信号接点分别位于表面及底面，打线时会如图18垂直式封装所示，将位于晶片300表面的信号接点通过导线303连接到对应的针脚302，而位于晶片300底面的另一信号接点通过银或焊锡等焊料连接在导线架301上。
[0004]无论采取水平式或垂直式的封装方式，通孔插装(PTH)的封装元件主要还是利用导线架已预先成型的接脚作为封装元件的针脚，但使用导线架的缺点在于需针对各种不同封装元件设计、制作专属型态的导线架，对封装厂而言需要向供应商购买导线架作为原材料，故封装制作成本相对较高。
[0005]另一方面，完成封装之后的成品，因为具有导线架厚度、晶片高度、打线高度及封胶材厚度，因此封装成品的整体厚度相对较大而不利于元件薄型化。

技术实现思路

[0006]有鉴于此，本专利技术主要提供一种不需使用导线架作为原材料的具复合式针脚结构的封装元件及其制法。
[0007]本专利技术的具复合式针脚结构的封装元件包含有：
[0008]一封装元件本体，包含一基板，该基板以一绝缘本体及多个导电层构成，该基板形成有一晶片放置口，于该晶片放置口内容置一晶片；
[0009]多个针脚，该多个针脚从该封装元件本体向外延伸并且电性连接该晶片，各针脚为复合式层叠结构，该复合式层叠结构包含有：
[0010]从该封装元件本体一体延伸的该绝缘本体，该多个导电层设置在该绝缘本体相对的两面以电性连接该晶片。
[0011]本专利技术的具复合式针脚结构的封装元件制法包含有：
[0012]准备一基板，该基板划分为一本体区及一针脚区，其中，该针脚区预设有多个针脚位置，该基板包含一绝缘本体，该绝缘本体的相对两面分别具有至少一导电层；
[0013]在该本体区形成一晶片放置口及至少一导通孔；
[0014]将一晶片置入于该晶片放置口；
[0015]将该晶片电性连接至该基板的导电层及该导通孔；
[0016]成型封装元件本体及針脚，是沿着该本体区及针脚位置的边缘切割，其令该本体区形成一封装元件本体，于该针脚位置所保留的基板构成多个针脚，其中，每个针脚包含有该绝缘本体及其相对两面的该导电层。
[0017]本专利技术利用同一基板提供晶片设置，该晶片电性连接该基板的导电层，通过切削该基板及该导电层可成型得到多个针脚，各针脚上的导电层电性连接晶片，借此构成一薄型化的封装元件而不需使用传统的导线架。
附图说明
[0018]图1A～图1E：本专利技术一较佳实施例的制作流程示意图。
[0019]图2A～图2B：本专利技术另一较佳实施例的部分制作流程示意图。
[0020]图3：本专利技术一较佳实施例进行针脚切削的操作示意图。
[0021]图4：本专利技术一较佳实施例的平面示意图。
[0022]图5：本专利技术针脚的局部放大图。
[0023]图6A～图6E：本专利技术另一较佳实施例的制作流程示意图。
[0024]图7：图6A～6E实施例在针脚区形成通孔后的平面示意图。
[0025]图8：图6A～6E实施例完成针脚切削后的平面示意图。
[0026]图9：图6A～6E实施例完成针脚切削后的立体示意图。
[0027]图10：本专利技术的针脚另一实施例的平面示意图。
[0028]图11：图10所示针脚插接于电路板之后的示意图。
[0029]图12：本专利技术的针脚另一实施例的平面示意图。
[0030]图13：图12所示的针脚插接于电路板之后的示意图。
[0031]图14：本专利技术针脚另一实施例的平面示意图。
[0032]图15：图14所示针脚插接于电路板之后的示意图。
[0033]图16：现有功率电晶体的立体透视示意图。
[0034]图17：现有水平式封装元件的剖面示意图。
[0035]图18：现有垂直式封装元件的剖面示意图。
具体实施方式
[0036]关于本专利技术的第一实施例，请参考图1A～1D所示，在制作过程中不需使用金属导线架作为原材料，通过面板级封装制程(panel level package process)即可形成所需的针脚，此实施例以通孔插装(pin through hole,PTH)封装元件为例。首先参看图1A所示，本实施例中选用一铜箔板(Copper Clad Laminate，简称CCL)作为基板，该铜箔板是在一绝缘的本体10其上、下表面压合铜箔，以该铜箔作为导电层11、12，在基板可预先划分有一本体区A及一针脚区B，该本体区A供容置晶片、形成导电通孔、或是制作重布线层(RDL)以形成封装元件本体的区域，而针脚区B则是指最终会形成封装元件针脚的区域，在该针脚区B根据产品规格规划好各针脚的位置及数量。
[0037]参考图1B及1C所示，在本体区A形成有晶片放置口13以及导通孔14，该导通孔14的内壁面电镀导电材或是在该导通孔14的内部填充导电材，使导通孔14电性连接该导电层
11、12；晶片20置入在该晶片放置口13的内部，晶片20具有信号接点21，该信号接点21的位置不限，可以是在晶片20的同一表面或是位于晶片20的上、下表面。在图1C的实施例中，晶片20的上、下表面具有信号接点21。
[0038]参考图1D所示，在放置晶片20之后，根据元件需求将不同信号接点21分别电性连接至针脚区B，实现电性连接的作法可包含电镀、形成一层或多层的重分布线路层(RDL)等方式；图1D只是示意表现出信号接点21与针脚区B的导电层11、12电性连接，例如在基板上先形成一绝缘层30以覆盖基板及晶片20并且延伸至针脚区B，再于该绝缘层30表面经由黄光制程形成一线路层40，该线路层40电性连接对应的信号接点21且亦延伸至针脚区B；而晶片20底面的信号接点21可制作一底面线路层42以电性连接至对应的导电层12、导通孔14等。
[0039]参考图1E所示，在基板本体区A的最外表面形成一保护层(solder mask)50，该保护层50不需延伸覆盖至针脚区B；本实施例是在基板的本体区A的上、下两侧各形成一保护层50。
[0040]在前面的实施例中，该基板是一铜箔基板。除此之外，该本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具复合式针脚结构的封装元件，其特征在于，包含有：一封装元件本体，包含一基板，该基板以一绝缘本体及多个导电层构成，该基板形成有一晶片放置口，于该晶片放置口内容置一晶片；多个针脚，该多个针脚从该封装元件本体向外延伸并且电性连接该晶片，各针脚为复合式层叠结构，该复合式层叠结构包含有：从该封装元件本体一体延伸的该绝缘本体，该多个导电层设置在该绝缘本体相对的兩面以电性连接该晶片。2.如权利要求1所述的具复合式针脚结构的封装元件，其特征在于，该封装元件本体的相对两表面分别具有一保护层。3.如权利要求1所述的具复合式针脚结构的封装元件，其特征在于，该封装元件本体内部具有导通孔，该导通孔电性连接该多个导电层中的至少一个导电层。4.如权利要求1所述的具复合式针脚结构的封装元件，其特征在于，各针脚的侧面形成多个弧形缺口，各弧形缺口的表面具有一电镀层。5.如权利要求1所述的具复合式针脚结构的封装元件，其特征在于，各针脚包含一窄缩部及一针脚本体，该窄缩部的一端连接该封装元件本体，另一端连接该针脚本体；该窄缩部的宽度小于该针脚本体的宽度。6.如权利要求1所述的具复合式针脚结构的封装元件，其特征在于，该封装元件本体在延伸出该针脚的一面形成有多个凹槽，每个针脚的相对两侧各具有一个该凹槽。7.如权利要求1所述的具复合式针脚结构的封装元件，其特征在于，各针脚包含依序延伸的一支撑部、一窄缩部及一针脚本体，该支撑部的一端连接该封装元件本体；该支撑部的宽度大于该针脚本体的宽度，该针脚本体的宽度大于该窄缩部的宽度。8.一种具复合式针脚结构封装元件的制法，其特征在于，包含：准备一基板，该基板划分为一本体区及一针脚区，其中，该针脚区预设有多个针脚位置，该基板包含一绝缘本体，该绝缘本体的相对两面分别具有至少一导电层；在该本体区形成一晶片放置...

【专利技术属性】
技术研发人员：王永辉，何中雄，李季学，
申请(专利权)人：强茂股份有限公司，
类型：发明
国别省市：