集成电路芯片制造技术

本公开涉及一种集成电路(IC)芯片，其包括具有用于临界电压微调的载子阻障层的存储器单元。举例来说，存储器单元可以包括栅极电极、铁电结构和半导体结构。半导体结构与栅极电极和铁电结构垂直堆叠，并且铁电结构在栅极电极和半导体结构之间。一对源极/漏极电极横向分开，并且个别在栅极电极的相对两侧，并且载子阻障层将源极/漏极电极与半导体结构分开。阻障层将源极/漏极电极与半导体结构分开。阻障层将源极/漏极电极与半导体结构分开。

Integrated circuit chip

【技术实现步骤摘要】
集成电路芯片


[0001]本公开是关于一种集成电路芯片，特别是在一对源极/漏极电极和半导体结构之间包括载子阻障层的集成电路芯片。

技术介绍

[0002]许多现代电子装置包括非易失性存储器。非易失性存储器是能够在通电和断电时存储数据的电子存储器。下一世代的非易失性存储器的潜力候选是铁电随机存取存储器(ferroelectric random
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access memory；FeRAM)。FeRAM具有相对简单的结构，并且与互补式金属氧化物半导体(complementary metal
–
oxide
–
semiconductor；CMOS)逻辑制程相容。

技术实现思路

[0003]本公开提供一种集成电路芯片。集成电路芯片包括存储器单元。存储器单元包括栅极电极、铁电结构、半导体结构、一对源极/漏极电极、以及载子阻障层。半导体结构与栅极电极和铁电结构垂直堆叠。铁电结构在栅极电极和半导体结构之间。一对源极/漏极电极横向分开并且个别在半导体结构的相对两侧上。载子阻障层将一对源极/漏极电极与半导体结构分开。
[0004]本公开提供一种集成电路芯片的形成方法。集成电路芯片的形成方法包括在基板上方形成栅极电极；在栅极电极上方形成铁电结构；在铁电结构上方形成半导体结构；在基板上方形成载子阻障层，其中载子阻障层包括一对阻障片段，一对阻障片段个别在栅极电极的相对两侧；以及在载子阻障层的一对阻障片段的正上方形成一对源极/漏极电极。
[0005]本公开提供一种集成电路芯片的形成方法。集成电路芯片的形成方法包括在基板上方形成半导体结构；在半导体结构上方形成铁电结构；在铁电结构上方形成栅极电极；图案化铁电结构和栅极电极，以形成柱状栅极堆叠；形成在半导体结构上方并且围绕柱状栅极堆叠的多个侧壁的层间介电结构；在柱状栅极堆叠的相对两侧和半导体结构上方形成包括一对阻障片段的载子阻障层；以及在载子阻障层的一对阻障片段正上方形成一对源极/漏极电极。
附图说明
[0006]本公开实施例可通过阅读以下的详细说明以及范例并配合相应的图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
[0007]图1显示了集成电路(integrated circuit；IC)芯片的一些实施例的剖面图，其中底部栅极铁电场效晶体管(ferroelectric field
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effect transistor；FeFET)结构包括将一对源极/漏极电极与半导体结构分开的载子阻障层。
[0008]图2A、图2B、图2C、图2D、图2E、图2F、图2G、以及图2H显示了图1的IC芯片的一些替代实施例的剖面图。
[0009]图3显示了IC芯片的一些实施例的剖面图，其中底部栅极FeFET结构包括将一对源极/漏极电极与半导体结构分开并且进一步沿着源极/漏极电极的侧壁延伸的载子阻障层。
[0010]图4显示了图3的IC芯片的一些替代实施例的剖面图。
[0011]图5显示了IC芯片的一些实施例的剖面图，其中顶部栅极FeFET结构包括将一对源极/漏极电极与半导体结构分开并且进一步沿着源极/漏极电极的侧壁延伸的载子阻障层。
[0012]图6A、图6B、图6C、图6D显示了图5的IC芯片的一些替代实施例的剖面图。
[0013]图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19A、图19B、图19C、图19D、图19E、图20A、图20B、图20C、以及图20D显示出了用于形成IC芯片的方法的一些实施例的一系列剖面图，其中底部FeFET结构包括将一对源极/漏极电极与半导体结构分开的载子阻障层。
[0014]图21显示了图7至图18、图19A至图19E和图20A至图20D的方法的一些实施例的示意图。
[0015]图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36、以及图37显示出了用于形成IC芯片的方法的一些实施例的一系列剖面图，其中顶部栅极FeFET结构包括将一对源极/漏极电极与半导体结构分开并且进一步沿着源极/漏极电极的侧壁延伸的载子阻障层。
[0016]图38显示了图22至图37的方法的一些实施例的示意图。
[0017]图39显示了IC芯片的一些实施例的三维(three
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dimensional；3D)示意图，其中3D FeFET结构包括将一对源极/漏极电极与半导体结构分开的载子阻障层。
[0018]其中，附图标记说明如下：
[0019]100：剖面图
[0020]102：基板
[0021]104：栅极电极
[0022]108：铁电层
[0023]110：半导体结构
[0024]112：钝化结构
[0025]112a：第一钝化层
[0026]112b：第二钝化层
[0027]114：载子阻障层
[0028]118：源极/漏极电极
[0029]120：层间介电结构
[0030]122：接点
[0031]200A：剖面图
[0032]202：混合层
[0033]204：第一半导体
[0034]205：第二半导体层
[0035]200B：剖面图
[0036]212：等离子体处理区
[0037]200C：剖面图
[0038]206：覆盖结构
[0039]206a：第一金属层
[0040]206b：第二金属层
[0041]200D：剖面图
[0042]208：应力层
[0043]200E：剖面图
[0044]210：绝缘体层
[0045]200F：剖面图
[0046]214：铁电结构
[0047]216：恢复层
[0048]216b：底恢复层
[0049]216t：顶恢复层
[0050]218：铁电层
‑
恢复层对
[0051]200G：剖面图
[0052]200H：剖面图
[0053]300：剖面图
[0054]302：载子阻障层
[0055]400：剖面图
[0056]500：剖面图
[0057]502：栅极电极
[0058]504：侧壁间隔物
[0059]506：第一层间介电结构
[0060]508：第二层间介电结构
[0061]510：接点
[0062]600A：剖面图
[0063]602：缓冲层
[0064]600B：剖面图
[0065]612：掺杂区
[0066]600C：剖面图
[0067]604：浮动本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路芯片，包括一存储器单元，其中上述存储器单元包括：一栅极电极；一铁电结构；一半导体结构，其中上述半导体结构与上述栅极电极和上述铁电结构垂直堆叠，并且上述铁电结构在...

【专利技术属性】
技术研发人员：黄彦杰，陈海清，林佑明，林仲德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：