半导体封装件制造技术

公开的是一种半导体封装件，所述半导体封装件包括下半导体芯片和垂直堆叠在所述下半导体芯片的顶表面上的上半导体芯片。所述上半导体芯片包括第一上半导体芯片和第二上半导体芯片。所述第一上半导体芯片位于所述下半导体芯片与所述第二上半导体芯片之间。每一个所述第一上半导体芯片的厚度是所述下半导体芯片的厚度的0.4倍至0.95倍。所述第二上半导体芯片的厚度与所述第一上半导体芯片的厚度相同或大于所述第一上半导体芯片的厚度。所述第一上半导体芯片和所述第二上半导体芯片的总数是4n，其中n是等于或大于三的自然数。其中n是等于或大于三的自然数。其中n是等于或大于三的自然数。

Semiconductor package

【技术实现步骤摘要】
半导体封装件
[0001]相关申请的交叉引用
[0002]本申请要求于2021年1月29日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0013548的优先权，该申请的公开内容通过引用整体地并入。


[0003]本专利技术构思涉及半导体封装件，并且更具体地，涉及包括堆叠芯片的半导体封装件。

技术介绍

[0004]半导体封装件被提供来实现集成电路芯片以有资格在电子产品中使用。通常，半导体封装件被配置为使得半导体芯片安装在印刷电路板上并且使用接合线或凸块来将半导体芯片电连接到印刷电路板。随着电子工业的发展，可能要求半导体封装件具有高容量特性。根据电子产品的紧凑性趋势，要求半导体封装件变得尺寸紧凑。

技术实现思路

[0005]本专利技术构思的一些示例实施例提供一种具有高容量的紧凑半导体封装件。
[0006]根据本专利技术构思的一些示例实施例，半导体封装件可以包括：下半导体芯片；以及多个上半导体芯片，所述多个上半导体芯片垂直堆叠在所述下半导体芯片的顶表面上。所述多个上半导体芯片可以包括多个第一上半导体芯片和第二上半导体芯片。所述第一上半导体芯片可以位于所述下半导体芯片与所述第二上半导体芯片之间。每一个所述第一上半导体芯片的厚度可以是所述下半导体芯片的厚度的大约0.4倍至大约0.95倍。所述第二上半导体芯片的厚度可以与每一个所述第一上半导体芯片的厚度相同或大于每一个所述第一上半导体芯片的厚度。所述第一上半导体芯片和所述第二上半导体芯片的总数可以是4n，其中n可以是等于或大于三的自然数。
[0007]根据本专利技术构思的一些示例实施例，半导体封装件可以包括：第一半导体芯片，所述第一半导体芯片包括第一半导体基板、第一电路层和第一贯通结构；以及多个第二半导体芯片，所述多个第二半导体芯片垂直堆叠在所述第一半导体芯片的顶表面上。每一个所述第二半导体芯片可以包括第二半导体基板、第二电路层和第二贯通结构。每一个所述第二半导体芯片的厚度可以是所述第一半导体芯片的厚度的大约0.4倍至大约0.95倍。所述第二半导体基板的厚度与所述第二电路层的厚度的第二比值可以小于所述第一半导体基板的厚度与所述第一电路层的厚度的第一比值。
[0008]根据本专利技术构思的一些示例实施例，半导体封装件可以包括：第一半导体芯片；多个焊接端子，所述多个焊接端子位于所述第一半导体芯片的底表面上；多个第二半导体芯片，所述多个第二半导体芯片垂直堆叠在所述第一半导体芯片的顶表面上；第三半导体芯片，所述第三半导体芯片位于所述第二半导体芯片上；以及模制层，所述模制层位于所述第一半导体芯片的顶表面上。所述模制层可以覆盖所述第二半导体芯片的侧壁和所述第三半
导体芯片的侧壁。所述第一半导体芯片可以包括：第一半导体基板；多个第一集成电路，所述多个第一集成电路位于所述第一半导体基板的一个表面上；第一电路层，所述第一电路层位于所述第一半导体基板的所述一个表面上，所述第一电路层包括第一介电层和第一布线结构；以及第一贯通结构，所述第一贯通结构形成在所述第一半导体基板中，并且电连接到所述第一集成电路。每一个所述第二半导体芯片可以包括：第二半导体基板；多个第二集成电路，所述多个第二集成电路位于所述第二半导体基板的一个表面上；第二电路层，所述第二电路层位于所述第二半导体基板的所述一个表面上，所述第二电路层包括第二介电层和第二布线结构；以及第二贯通结构，所述第二贯通结构形成在所述第二半导体基板中，并且电连接到所述第二集成电路。所述第三半导体芯片可以包括：第三半导体基板；多个第三集成电路，所述多个第三集成电路位于所述第三半导体基板的一个表面上；以及第三电路层，所述第三电路层位于所述第三半导体基板的所述一个表面上。所述第三电路层可以包括第三介电层和第三布线结构。所述第三半导体芯片可以不包括贯通结构。所述第一半导体基板的厚度与所述第一电路层的厚度的比值可以在大约1.7至大约10的范围内。所述第二半导体基板的厚度与所述第二电路层的厚度的比值可以在大约0.5至大约1.5的范围内。每一个所述第二半导体芯片的厚度可以是所述第一半导体芯片的厚度的大约0.4倍至大约0.95倍。所述第三半导体芯片的厚度可以大于每一个所述第二半导体芯片的厚度。所述第二半导体芯片和所述第三半导体芯片的总数可以是4n，其中n可以是等于或大于三的自然数。
附图说明
[0009]图1A图示了示出根据一些示例实施例的半导体封装件的截面图。
[0010]图1B图示了示出图1A的部分I的放大视图。
[0011]图1C图示了示出图1A的部分II的放大视图。
[0012]图1D图示了示出图1A的部分III的放大视图。
[0013]图2图示了示出根据一些示例实施例的半导体封装件的截面图。
[0014]图3图示了示出根据一些示例实施例的半导体封装件的截面图。
[0015]图4A图示了示出根据一些示例实施例的半导体封装件的俯视图。
[0016]图4B图示了沿着图4A的线IV
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IV'截取的截面图。
具体实施方式
[0017]在本说明书中，相似的附图标记可以指示相似的部件。下文现在将描述根据本专利技术构思的半导体封装件。
[0018]图1A图示了示出根据一些示例实施例的半导体封装件的截面图。图1B图示了示出图1A的部分I的放大视图。图1C图示了示出图1A的部分II的放大视图。图1D图示了示出图1A的部分III的放大视图。
[0019]参照图1A、图1B、图1C和图1D，半导体封装件可以是芯片堆叠封装件10。芯片堆叠封装件10可以包括第一半导体芯片100、第二半导体芯片200、第三半导体芯片300、焊接端子500和模制层400。
[0020]第一半导体芯片100可以是下半导体芯片。第一半导体芯片100可以包括或者可以
是逻辑芯片、控制芯片或缓冲芯片。例如，第一半导体芯片100可以控制第二半导体芯片200和第三半导体芯片300。第一半导体芯片100可以具有第一厚度T1。第一厚度T1可以在从大约30μm至大约60μm的范围内。当第一厚度T1大于大约60μm时，芯片堆叠封装件10可能难以变得尺寸紧凑。当第一厚度T1小于大约30μm时，第一半导体芯片100可能由于第二半导体芯片200的重量而被损坏。
[0021]上半导体芯片可以设置在下半导体芯片上。上半导体芯片可以包括或者可以是第二半导体芯片200和第三半导体芯片300中的一者。例如，芯片堆叠封装件10可以包括多个上半导体芯片。第二半导体芯片200可以是第一上半导体芯片，而第三半导体芯片300可以是第二上半导体芯片。
[0022]多个第二半导体芯片200可以设置在第一半导体芯片100上。第二半导体芯片200可以垂直地堆叠在第一半导体芯片100的顶表面上。除非在本描述中另外特别限制，否则术语“垂直地”可以意味着“与第一半导体芯片100的顶表面大致垂直”。
[0023]第二半导体芯片200的类型可以与第一半导体芯片1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装件，包括：下半导体芯片；以及多个上半导体芯片，所述多个上半导体芯片垂直堆叠在所述下半导体芯片的顶表面上，其中，所述多个上半导体芯片包括多个第一上半导体芯片并且包括第二上半导体芯片，所述第一上半导体芯片位于所述下半导体芯片与所述第二上半导体芯片之间，其中，每一个所述第一上半导体芯片的厚度是所述下半导体芯片的厚度的0.4倍至0.95倍，其中，所述第二上半导体芯片的厚度与每一个所述第一上半导体芯片的厚度相同或大于每一个所述第一上半导体芯片的厚度，并且其中，所述第一上半导体芯片和所述第二上半导体芯片的总数是4n，其中n是等于或大于三的自然数。2.根据权利要求1所述的半导体封装件，其中，所述下半导体芯片的厚度在30μm至60μm的范围内，并且每一个所述第一上半导体芯片的厚度在25μm至50μm的范围内。3.根据权利要求1所述的半导体封装件，其中，所述第二上半导体芯片不包括贯通结构。4.根据权利要求3所述的半导体封装件，其中，所述下半导体芯片包括第一半导体基板、第一电路层和第一贯通结构，每一个所述第一上半导体芯片包括第二半导体基板、第二电路层和第二贯通结构，并且所述第二半导体基板的厚度与所述第二电路层的厚度的第二比值小于所述第一半导体基板的厚度与所述第一电路层的厚度的第一比值。5.根据权利要求4所述的半导体封装件，其中，所述第二电路层的厚度是所述第一电路层的厚度的80％至120％，并且所述第二半导体基板的厚度小于所述第一半导体基板的厚度。6.根据权利要求1所述的半导体封装件，其中，所述下半导体芯片是逻辑芯片，并且所述第一上半导体芯片和所述第二上半导体芯片是存储芯片。7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括位于所述下半导体芯片的顶表面上的模制层，所述模制层覆盖所述第一上半导体芯片的侧壁和所述第二上半导体芯片的侧壁，其中，所述模制层暴露所述第二上半导体芯片的顶表面。8.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：内插式基板；半导体器件，所述半导体器件安装在所述内插式基板的顶表面上；以及多个内插式端子，所述多个内插式端子位于所述内插式基板的底表面上，其中，所述第一上半导体芯片位于所述内插式基板的顶表面上，并且与所述半导体器件横向间隔开。
9.一种半导体封装件，包括：第一半导体芯片，所述第一半导体芯片包括第一半导体基板、第一电路层和第一贯通结构；以及多个第二半导体芯片，所述多个第二半导体芯片垂直堆叠在所述第一半导体芯片的顶表面上，其中，每一个所述第二半导体芯片包括第二半导体基板、第二电路层和第二贯通结构，其中，每一个所述第二半导体芯片的厚度是所述第一半导体芯片的厚度的0.4倍至0.95倍，并且其中，所述第二半导体基板的厚度与所述第二电路层的厚度的第二比值小于所述第一半导体基板的厚度与所述第一电路层的厚度的第一比值。10.根据权利要求9所述的半导体封装件，其中，所述第二半导体基板的厚度小于所述第一半导体基板的厚度。11.根据权利要求10所述的半导体封装件，其中，所述第二电路层的厚度是所述第一电路层的厚度的80％至120％。12.根据权利要求9所述的半导体封装件，所述半导体封装件还包括第三半导体芯片，所述第三半导体芯片包括第三半导体基板和第三电路层，其中，所述第三半导体芯片不包括贯通结构，其中，所述第二半导体芯片位于所述第一半导体芯片与所述第三半导体芯片之间，并且其中，所述第二半导体基板的厚度小于所述第三半导体基板的厚度...

【专利技术属性】
技术研发人员：南杰，张根豪，张喆容，崔东朱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：