环链码模数转换器制造技术

本发明专利技术环链码模数转换器，是一种基于环链码编码原理设计的模数转换器（Ｌｉｎｋ－Ｃｈａｉｎ ＡＤＣ），属于电子技术领域。该模数转换器Ｌｉｎｋ－Ｃｈａｉｎ ＡＤＣ组成类似并行比较型模数转换器（Ｆｌａｓｈ ＡＤＣ），但在同样分辨率Ｎ条件下：结构中的电压比较器数量最多仅为Ｆｌａｓｈ ＡＤＣ变换器的一半、无需庞杂的编码器、结构简单且排布规律；可与外围电路有多种配合、输出为串行环链码数字信号便于远传；既可以由分立的单个元器件连接实现，更适宜由半导体集成电路芯片技术大规模集成。该Ｌｉｎｋ－Ｃｈａｉｎ ＡＤＣ支持各种传感器，形成直接数字化传感，具有高速、抗干扰性能好、过程简捷的明显优点。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于电子
，提供一种基于环链码编码原理设计、类似并行比较型模数转换器(Flash ADC)工作、而输出为串行环链码数字信号的模数转换器。
技术介绍
数字电子技术应用中，模拟数字转换器是非常关键的器件。目前由厂商提供的各种高速模拟数字转换器中，并行比较型模数转换器Flash ADC是速度最快的转换器。这种器件的原理比较简单结构中分压电阻网络形成2N-1个电压参考量，模拟输入量(电压)同时与诸个参考量进行比较，由比较器阵列(含溢出位共2N个比较器)得到相应比较结果逻辑值，经由编码器处理输出二进制数字信号。在Flash ADC转换器的结构中，所用的电压比较器数量与其分辨率N呈指数关系，又工作在高速转换、功耗较高的状态，因输入端电容以及编码器内复杂的引线等，使得在目前制造工艺条件下，器件的集成度和分辨率(一般为6～8位，最高达10位)难以提高，也限制了Flash ADC转换器性能如动态误差、信噪比(S/N)与有效位数(ENOB)等参数实现其理想值。本专利技术旨在有效地减少比较器阵列中比较器数量，克服由此引起的上述弊端，提供一种新式并行比较型模数转换器，在具有同样分辨率N条件下，比较器数量最多仅为FlashADC变换器的一半、无需庞杂的编码器、结构简单且排布规律、便于大规模集成、便于输出远传串行环链码数字信号的ADC变换器。
技术实现思路
为实现上述目的，本专利技术提供环链码模数转换器(附图4)，当分辨率为N时它包括分压电阻阵列14，由不超过2N-1+1个阻值特定的电阻，相互串接而成线阵，接入标准参考电压单极性VREF或双极性±VREF时，串接点引出不超过2N-1个的电压参考点；电压比较器阵列15，包含最多2N-1个比较器依顺序将其一输入端(负或正)连接相应的电压参考点，其另一输入端彼此相互连接，构成环链码模数转换器的模拟信号输入端Input；逻辑选择数据输出电路16，是顺序将相邻两个比较器一对，用一个两输入端“与”逻辑门连接这对比较器的输出端，最多2N-2个二极管19等把“与”门同数据输出线18连接，使2N-2个“与”逻辑门对数据输出线18彼此形成“或”关系，数据输出线18经由整形电路20输出，构成环链码模数转换器数据输出端Out。配有保证正常工作的电源电压，由此组成整个环链码模数转换器(Link-Chain ADC)。本专利技术依据环链码编码原理，按转换分辨率N的要求，选择模拟信号满度范围(FRS)对应的一个适当测集码矢 ，以量阶ΔX为横轴单位，以 中码元ci排列顺序，绘出码元ci对应的“1”、“0”电平，得到测集码矢 脉冲序列图(附图1)。在 脉冲序列图中确定对应零电平的量化基准点1，为使量化误差在之内，基准点应在某一码元占据的量阶ΔX的中点(0.5ΔX处)。当FRS为双极性转换时，基准点1定义在 脉冲序列图的横轴(量程)中点的“0”码元处；FRS是单极性时，基准点1定义在序列图开始的零值所对应的“0”码元处。从基准点1循FRS正值为正极性方向；反之循FRS负值为负极性方向。本专利技术环链码模数转换器的分压电阻阵列14是根据测集码矢 脉冲序列图，由不超过2N-1+1个电阻按以下规则构成分压电阻阵列(附图2)1.从基准点1沿正(负)极性方向，遇到脉冲边沿2给阵列设置首电阻器5，其阻值为(mi+0.5)R(R是单位电阻)，mi为遇到脉冲边沿或FRS边界4之前，穿行过量阶的数目或穿行过码元的个数。首电阻器5一端连接参考电压的零电位点GND，另一端是后续电阻器的串联连接点6。为说明电路连接，对串联连接点(将引出电压参考的点)加以区分凡遇到脉冲上升沿2等，接入电阻器之后形成的连接点6等称为“上点”，其连接点序数是奇数遇到脉冲下降沿3等，接入电阻器后形成的连接点7等称为“下点”，其连接点序数是偶数。2.继续循极性方向，每遇到脉冲边沿，在前一串接电阻器的连接点6或7，8…等续接一个电阻器，其阻值为mi*R(mi的意义同前)，新接入的电阻器的另一端又是后续电阻器的串联连接点7，8…。3.最后到达FRS边界值4点，串接阵列的尾电阻器9，其阻值为(mi+0.5)R，(mi的意义同前)，阵列中尾电阻器9另一端是连接环链码模数转换器参考电压的接入端±VREF。分压电阻阵列14的特征是基于量程选定的测集码矢 所绘制的脉冲序列图(附图1)，依上述环链码模数转换器的分压电阻阵列14说明的三点规则，形成的分压电阻阵列(附图2)；在阵列接入标准参考电压后，不计-VREF或零及+VREF电位点，从串联连接点可引出不超过2N-1个电压参考点；阵列中首电阻器5和尾电阻器9电阻值为(mi+0.5)R(R是单位电阻)，其它串接的电阻器的阻值为mi*R，mi为遇到脉冲边沿及FRS边界4之前，穿行过量阶的数目或穿行过码元的个数。本专利技术环链码模数转换器的电压比较器阵列15的电压比较器，将与分压电阻阵列14按下列规则连接、排布1.从首电阻器5的串联连接点6开始，选用单输出电压比较器(附图3)当正极性时，与连接点序数为奇数的“上点”连接的比较器11(B1)等是其负输入端，与连接点序数为偶数的“下点”连接的比较器12(B2)等是其正输入端；负极性时，与连接点序数为奇数的“上点”连接的比较器11(B1′)等是其正输入端，与连接点序数为偶数的“下点”连接的比较器(B2′)等是其负输入端；若电压比较器选用互补输出型，与串联连接点的连接有所不同(附图4)当正极性时，都将电压比较器11(B1)，12(B2)等的负输入端与连接点6，7，…相连接；负极性时，都将电压比较器11(B1′)及(B2′)等的正输入端与连接点6，7，…相连接。为说明电路连接，称连接连接点6等序数是奇数的比较器称为奇序数比较器11等，连接连接点7等序数是偶数的比较器称为偶序数比较器12等。2.所有电压比较器的未接入连接点的另一输入端都用导线连接起来，引出待转换模拟信号的输入端17。电压比较器阵列15特征在于不论选用单输出电压比较器还是选用互补输出的电压比较器，所构成的阵列最多包含2N-1个电压比较器；阵列中每个比较器的两个输入端与分压电阻阵列的“上点”或“下点”及模拟信号输入端的连接，由上述环链码模数转换器的电压比较器阵列15说明的两点规则决定。本专利技术环链码模数转换器的逻辑选择数据输出电路16的组成，是循极性方向，由较器11的输出端开始连接，使两两相邻的奇、偶比较器组成一对10，如相邻两个比较器11(B1)与12(B2)作为一对。在选用单输出电压比较器时，它们10的输出端连接一个二输入端“与”逻辑门13；在选用互补输出电压比较器(附图4)时，奇序数比较器11(B1)等的正逻辑输出端、偶序数比较器12(B2)等的负逻辑输出端，分别与“与”逻辑门13的两个输入端相连接。“与”门13输出端接入二极管19连接到数据输出线18。数据输出线18分为两支，一支通过电阻器23与二极管22并联同参考电压零电位点GND相连接；数据输出线18另一支引至整形电路20的输入端，整形电路输出构成环链码模数转换器的数据输出端Out；环链码模数转换器供电电源的接地端与参考电压零电位点GND相连接，由此连接点引出连接外部的环链码模数转换器的接地端GND。逻辑选择数据输出电路16特征在于电压比较器阵列中，相邻的奇序数比较器和本文档来自技高网...

【技术保护点】
一种基于环链码编码原理设计的环链码模数转换器。当分辨率为Ｎ时它包括：①分压电阻阵列，由不超过２↑［Ｎ－１］＋１个阻值特定的电阻，相互串接而成的线阵。在接入参考电压单极性Ｖ↓［ＲＥＦ］或双极性±Ｖ↓［ＲＥＦ］时，电阻间串接点引出不超过２↑［Ｎ－１］个电压参考点；②电压比较器阵列，最多包含２↑［Ｎ－１］个比较器依顺序将其一输入端（负或正）连接相应的电压参考点，其另一输入端彼此相互连接，构成环链码模数转换器的模拟信号输入端Ｉｎｐｕｔ；③逻辑选择数据输出电路，是顺序将相邻两个比较器组成一对，用一个两输入端“与”逻辑门连接这对比较器的输出端，最多用２↑［Ｎ－２］个二极管，把“与”门输出端同数据输出线连接，使２↑［Ｎ－２］个“与”逻辑门输出端彼此形成“或”关系，数据输出线通过整形电路输出，构成环链码模数转换器数据输出端Ｏｕｔ。配有保证正常工作的电源电压，由此组成环链码模数转换器（Ｌｉｎｋ－Ｃｈａｉｎ ＡＤＣ）。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：李增田，
申请(专利权)人：李增田，
类型：发明
国别省市：14[中国|山西]