一种锁相环的自校准方法及电路技术

本发明专利技术提供了一种锁相环的自校准方法及电路，所述自校准方法包括以下１：在锁相环上电时对所述压控振荡器（ＶＣＯ）的充电时间进行预设时间的计时；２：比较锁相环基准信号Ｒ与ＶＣＯ的输出反馈信号Ｖ的频率快慢；３：根据２的比较结果，如果信号Ｖ慢于信号Ｒ则执行４并返回到２，如果信号Ｖ频率快于信号Ｒ则执行步骤５；４：降低压控振荡器的电容值；步骤５：停止对信号Ｒ与信号Ｖ的频率比较。基于该方法实现的自校准电路包括数字累加器、状态机和控制模块。该方法可在锁相环获得指定输出信号的频率下，有效降低ＶＣＯ的增益，从而降低输出信号的抖动，缩短自校准锁相环的闭锁时间，且排除温度对输出信号的影响，保持锁相环工作的稳定性。

【技术实现步骤摘要】

本专利技术涉及锁相环电路，尤其涉及一种可降低抖动的锁相环自校准方法及 电路。
技术介绍
通常的电子、计算机系统对其组件都有十分严格的时序要求，以便电子或 计算机完成十分精准的操作。所以使输出信号与基准信号同步的锁相环电路(PLL)就是电子控制系统中运用得十分广泛的一种电路。PLL可精确地控制其 输出信号频率与输入的基准信号频率实现同步。目前常用的PLL电路为电荷泵的锁相环电路。它通常包括分频器、鉴频鉴 相器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)。外部基 准信号经此PLL电路产生与基准信号相位相同的一定倍频信号。外部基准信号 经过M分频器后的信号与经过N分频后压控振荡器的输出信号同时送入鉴频鉴 相器中进行比较，产生充电信号(up)或放电信号(down)控制电荷泵对低通 滤波器进行充电和放电，从而低通滤波器产生控制电压AVe控制压控振荡器输 出信号频率。上述锁相环中，尤其压控振荡器易受噪声干扰或前置器件的误差导致压控 振荡器最后输出的信号相对给定的锁相环基准信号容易出现相位抖动。由于压 控振荡器输出信号产生的相位抖动与压控振荡器的增益和控制电压AVe成正 比，因此对于大增益的压控振荡器这一现象更加明显。2004年在美国IEEE电路与器件杂志上发表的一篇文章中提供了一种锁相 环自校准的方法，以便获得合适压控振荡器增益来减小前置器件误差和噪声引 起的压控振荡器输出信号相对基准信号的抖动。通过比较压控振荡器的输入电 压与参考电压Vref的大小来降低压控振荡器电容值，每降低一次控振荡器的电容 值后都需等250us后再重新比较，因此该锁相环的闭锁时间容易较长，其次由于5在压控振荡器与低通滤波器和参考电压之间均连接有开关，在开关的切换时， 容易引起压控振荡器控制电压的不稳定。所述的参考电压采用的是带隙基准电 压，此电压对温度变化十分敏感，也会导致整个锁相环工作的不稳定。
技术实现思路
本专利技术的目的在于提供一种锁相环的自校准方法以及电路，以解决锁相环 输出信号抖动和闭锁时间较长以及容易受到温度影响的问题。为了达到上述的目的，本专利技术锁相环的自校准方法，包括以下步骤步骤l: 在锁相环上电时对所述压控振荡器的充电时间进行预设时间的计时；步骤2:比 较给定锁相环基准信号与压控振荡器的输出反馈信号的频率快慢；步骤3:根据 步骤2的比较结果，如果压控振荡器的输出慢于给定锁相环的基准信号则执行 步骤4并返回到步骤2,如果所述压控振荡器的输出反馈信号频率快于所述锁相 环基准信号则执行步骤5;步骤4:降低压控振荡器的电容值；步骤5:停止对 给定锁相环基准信号与压控振荡器的输出反馈信号的频率比较。步骤1中压控 振荡器的预设时间为220微妙。步骤2中锁相环基准信号与压控振荡器的输出 反馈信号包括分别经过分频器后的基准信号和反馈信号。步骤2中比较两信号 频率的快慢是通过鉴别相同的时间起点下两信号的跳变次数是否先达到期望反 翻转次数的信号来实现，所述信号的跳变为信号电平的上升沿或下降沿，所述 期望翻转次数为512次。本专利技术锁相环的自校准电路，它包括数字累加器，状态机，控制模块； 控制模块的输入端与给定的锁相环基准信号和压控振荡器的输出反馈信号连 接，并与数字累加器的输出端连接，控制模块的输出端与数字累加器的输入端 相连，数字累加器的输出端与状态机的输入端相连，状态机的输出端与压控振 荡器电容值的控制端相连。数字累加器模块用于锁相环上电时对压控振荡器的 充电时间进行预设时间计时和比较锁相环的基准信号与压控振荡器的输出反馈 信号的频率快慢；状态机用于当所述锁相环基准信号快于所述压控振荡器的输 出反馈信号时降低压控振荡器电容值；控制模块用于当压控振荡器充电时间到 达预设时间时启动数字累加器比较两信号的快慢和当所迷压控振荡器输出反馈 信号频率快于所述锁相环的基准信号时停止数字累加器对所述两个信号的比较。数字累加器包括两个计数器和一个定时器，两个计数器用于比较所述基准 信号和反馈信号频率快慢，定时器用于当锁相环上电时对压控振荡器的充电时间进行预设时间计时。定时器的定时时间为220微秒，两个计数器均为九位的 二进制计数器，用于对所述基准信号和反馈信号的跳变次数计数。对基准信号 的跳变次数进行计数的计数器的输出端与状态机输入端相连，并与数字累加器 中两计数器的置位/清零输入端相连，定时器启动与锁相环上电同步，定时器输 出端与控制模块输入端相连。状态机由状态计数器构成，其输入端与所述数字累加器中对基准信号进刊_ 计数的计数器的输出端相连，其输出端与压控振荡器电容控制端相连。控制模块由若干逻辑门组成。所述逻辑门包括两个与门和一个非门，非门 输入端与数字累加器中对反馈信号计数的计数器的输出端相连，非门的输出端 同时与两个与门的输入端相连，两个与门输入端分别与所述基准信号和反馈信 号相连，且与数字累加器中定时器的输出端相连，两个与门输出端分别与数字 累加中两个计数器的输入端相连。控制模块的输入端与所述基准信号和反馈信号的连接包括基准信号和反馈 信号分别通过一个分频器后与控制模块的输入端连接。本专利技术的锁相环自校准方法以及电路，通过用数字累加器对两信号进行一 定次数的计数比较两信号频率的快慢和采用状态机控制压控振荡器电容值大小 在保证一定输出信号频率下，获得较小的压控振荡器增益，这样可有效缩短锁 相环的闭锁时间和降低压控振荡器输出信号的抖动，且整个锁相环工作稳定不 易受温度影响。附图说明通过以下实施例并结合其附图的描述，可以进一步理解其专利技术的目的、具 体结构特征和优点。其中，附图为图1是锁相环自校准方法流程图。 图2是自校准电路的锁相环电路图。 图3是锁相环自校准电路内部结构图。述。本专利技术锁相环自校准方法具体步骤包括步骤l:在锁相环上电时对所述压 控振荡器的充电时间进行预设时间的计时；步骤2:比较给定锁相环基准信号R 与压控振荡器的输出反馈信号V的频率快慢；步骤3:根据步骤2的比较结果， 如果信号V慢于R则执行步骤5并返回到步骤2，如果所述信号V频率快于信 号R则执行步骤6;步骤5:降低VCO的电容值；步骤6:停止信号R和信号 V的频率比较。步骤l中预设时间为220us,为确保在压控振荡器有稳定输出时比较信号V 和R的频率，等待压控振荡器经过220us的充电时间后比较信号R和信号V的 频率快慢。信号R和信号V也可以是分别经过分频器后再进行比较。比较信号 R和信号V跳变的次数是否达到期望的次数。信号跳变的次数是指信号出现上 升沿或下降沿的次数，在这期望的次数选取为512次。基于每步骤参数的选取， 本专利技术自校准方法的流程请参阅图1。本专利技术实现上述自校准方法的自校准电路，请参阅图2，它包括数字累加 器、状态机和控制模块，如图中虚线方框中所示。控制模块的输入端与信号R 和输出反馈信号V连接，并与数字累加器的一个输出端连接；控制模块的输出 端与数字累加器的输入端相连，数字累加器的另一个输出端与状态机的输入端 相连；状态机的输出端与压控振荡器电容值的控制端相连。数字累加器模块用 于锁相环上电时对压控振荡器的充电时间进行预设时间计时和比较锁相环的基 准信号R与压控振荡器的输出反馈信号V的频率快慢；状态机用于判定所述两 个信号的比较结果和当所述信本文档来自技高网...

【技术保护点】
一种锁相环的自校准方法，所述锁相环包括两个分频器、鉴频鉴相器、电荷泵、低通滤波器和压控振荡器，其特征在于，自校准方法包括以下步骤：　步骤１：在锁相环上电时对所述压控振荡器的充电时间进行预设时间的计时；　步骤２：比较给定锁相环基准信号与压控振荡器的输出反馈信号的频率快慢；　步骤３：根据步骤２的比较结果，如果压控振荡器的输出慢于给定锁相环的基准信号则执行步骤４并返回到步骤２，如果所述压控振荡器的输出反馈信号频率快于所述锁相环基准信号则执行步骤５；　步骤４：降低压控振荡器的电容值；　步骤５：停止对给定锁相环基准信号与压控振荡器的输出反馈信号的频率比较。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨翼，马俊程，郑佳鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]