内部修正占空比的延时锁定环电路及其占空比修正方法技术

一种具有占空比修正器（ＤＣＣ）的延时锁定环（ＤＬＬ）电路，该电路具有较宽的占空比修正范围，只消耗少量功率，基本没有对工作频率的限制，并且能够改善存储器件的特性。该延时锁定环电路包含一个用于占空比修正的附加环路和多个用于控制输出信号的上升沿和下降沿的环路。因此，该延时锁定环电路能够在不使用混相器的情况下，内部修正占空比。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种延时锁定环(Delay Locked Loop，DLL)电路，特别涉及一种用于内部修正占空比的DLL及其占空比修正方法。
技术介绍
在例如存储器件和存储器控制器之间的数据传输中，将数据与时钟信号同步之后才发送数据，总线负载和传输频率就有所增加。因此，使数据与时钟信号同步越来越重要。即，对响应于时钟信号把数据载入总线所需的时间进行补偿，以便将数据放置在时钟信号的边缘或中心。在锁相环电路(PhaseLocked Loop，PLL)和延时锁定环(DLL)电路之间，通常在存储器件中使用DLL。在双倍数据率(Double Data Rate，DDR)接口中，在时钟信号的上升沿和下降沿都输出数据，当时钟信号的占空比不是50％时，上升沿的数据间隔输出与下降沿的数据间隔输出不同。在这种情况下，由于采用更小的数据间隔来定义用于时钟转换的有效数据窗口，就减少了定时边限(timing margin)。因此，需要占空比修正器(Duty Cycle Corrector，DCC)来修正时钟信号的占空比。图1是具有传统DCC的寄存器控制的DLL10的方框图。参照图1，寄存器控制的DLL10包本文档来自技高网...

【技术保护点】
一种具有占空比修正器的延时锁定环电路，所述延时锁定环电路包括：相位检测器，用于检测外部时钟信号与内部时钟反馈信号之间的相位差，并且根据所述相位差产生上信号和下信号；第一控制电路，用于响应于所述上信号和所述下信号，产生第一控制 信号，用于粗略锁定所述外部时钟信号与所述内部时钟反馈信号之间的相位差，并且产生第二控制信号，用于精确锁定所述相位差；第二控制电路，用于响应于所述上信号和所述下信号，产生第三控制信号，用于所述外部时钟信号的占空比误差的粗略修正，并且产 生第四控制信号，用于所述外部时钟信号的占空比误差的精确修正；和延时线单元，包含多个串联连接的延时...

【技术特征摘要】
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【专利技术属性】
技术研发人员：赵根熙，金圭现，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]